JPS61283092A - リセツトあるいはセツト付記憶回路を有した半導体集積回路 - Google Patents
リセツトあるいはセツト付記憶回路を有した半導体集積回路Info
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- JPS61283092A JPS61283092A JP60123560A JP12356085A JPS61283092A JP S61283092 A JPS61283092 A JP S61283092A JP 60123560 A JP60123560 A JP 60123560A JP 12356085 A JP12356085 A JP 12356085A JP S61283092 A JPS61283092 A JP S61283092A
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- circuit
- potential point
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
- H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
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- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はリセットあるいはセット付記憶回路を有した
半導体集積回路に関するものである。
半導体集積回路に関するものである。
第を図はこの種従来のリセットあるいはセット付記憶回
路であり。図において（１）は内部回路（図示せず）か
らのデータを伝達するデータ入力信号線、ｒ２）はデー
タを内部回路あるいは外部回路（図示せず）へ伝達する
データ出力信号線、（３）はセットあるいはリセットの
制御データを伝達するリセットあるいはセット入力信号
線、（４）はこれらデータ入力信号線、データ出力信号
線及びリセットあるいはセット入力信号線にそれぞれ接
続される入力端、出力端及びリセットあるいはセット入
力端を有する記憶回路で、ラッチ回路あるいはフリップ
フロップ回路等の論理値「１」及び「０」を記憶内容と
する記憶回路である。
路であり。図において（１）は内部回路（図示せず）か
らのデータを伝達するデータ入力信号線、ｒ２）はデー
タを内部回路あるいは外部回路（図示せず）へ伝達する
データ出力信号線、（３）はセットあるいはリセットの
制御データを伝達するリセットあるいはセット入力信号
線、（４）はこれらデータ入力信号線、データ出力信号
線及びリセットあるいはセット入力信号線にそれぞれ接
続される入力端、出力端及びリセットあるいはセット入
力端を有する記憶回路で、ラッチ回路あるいはフリップ
フロップ回路等の論理値「１」及び「０」を記憶内容と
する記憶回路である。
次に、この様に構成されたリセットあるいはセット付記
憶回路の動作について説明する。記憶回路（４）の通常
動作時には、データ入力信号線（１１に伝達されたデー
タが入力端（４ａ）に入力され、この入力されたデータ
に応じて記憶回路（４）の出力端（４ｂ）からデータが
出力され、データ出力信号線（２）にデータが伝達され
る。
憶回路の動作について説明する。記憶回路（４）の通常
動作時には、データ入力信号線（１１に伝達されたデー
タが入力端（４ａ）に入力され、この入力されたデータ
に応じて記憶回路（４）の出力端（４ｂ）からデータが
出力され、データ出力信号線（２）にデータが伝達され
る。
そして、この記憶回路（４）の記憶内容がリセットある
いはセットされる場合には、リセットあるいはセット入
力信号線（３）にリセットあるいはセットの制御データ
が現われ、リセットあるいはセット入力端（４Ｃ）に入
力されて記憶回路（４）の記憶内容がリセットあるいは
セットされるものである。
いはセットされる場合には、リセットあるいはセット入
力信号線（３）にリセットあるいはセットの制御データ
が現われ、リセットあるいはセット入力端（４Ｃ）に入
力されて記憶回路（４）の記憶内容がリセットあるいは
セットされるものである。
しかるに、上記の様に構成されたリセットあるいはセッ
ト付記憶回路にあっては、記憶回路（４）の記憶内容を
リセットあるいはセットするために。
ト付記憶回路にあっては、記憶回路（４）の記憶内容を
リセットあるいはセットするために。
リセットあるいはセット入力信号線（３）を集積回路内
に布線する必要があるとともにリセットあるいはセット
の制御データを入力するための専用のビンを必要とし、
高集積化の阻害要因となっていたものである。
に布線する必要があるとともにリセットあるいはセット
の制御データを入力するための専用のビンを必要とし、
高集積化の阻害要因となっていたものである。
この発明は上記した点に鑑みてなされたものであシャリ
セットあるいはセットのための専用の信号線及びピンを
必要としないリセットあるいはセット付記憶面路を得る
ことを目的とするものである。
セットあるいはセットのための専用の信号線及びピンを
必要としないリセットあるいはセット付記憶面路を得る
ことを目的とするものである。
この発明に係るリセットあるいはセット付記憶回路を有
した半導体集積回路は、一方の主電極が記憶回路の入力
端に接続されるとともに、他方の主電極あるいはゲート
電極の少な（とも一方が。
した半導体集積回路は、一方の主電極が記憶回路の入力
端に接続されるとともに、他方の主電極あるいはゲート
電極の少な（とも一方が。
記憶回路が接続される電源電位点に接続され、記憶回路
が通常動作時の電源電位点の電位よりも高いしきい値電
圧を有するＭＯＳトランジスタを設けたものである。
が通常動作時の電源電位点の電位よりも高いしきい値電
圧を有するＭＯＳトランジスタを設けたものである。
この発明においては、ＭＯＳトランジスタが記憶回路が
接続されている電源電位点の通常時の電位よシ高いしき
い値を有しているので９通常時は非導通状態になってお
シ、何ら記憶回路に影響を及ぼさず、電源電位点の電位
を通常時の電位よシ高くすると、導通状態になって記憶
回路の入力端をプルダウンあるいはプルアップして、記
憶回路の記憶内容をリセットあるいはセットさせるもの
である。
接続されている電源電位点の通常時の電位よシ高いしき
い値を有しているので９通常時は非導通状態になってお
シ、何ら記憶回路に影響を及ぼさず、電源電位点の電位
を通常時の電位よシ高くすると、導通状態になって記憶
回路の入力端をプルダウンあるいはプルアップして、記
憶回路の記憶内容をリセットあるいはセットさせるもの
である。
以下にこの発明の一実施例を第１図に基づいて説明する
と２図において（５）−は記憶回路（４）の入力端（４
ａ）と接地電位点（６）との間に接続されるとともにゲ
ート電極が記憶回路（４）が接続される電源電位点（７
）Ｋ接続され、基板が接地電位点（６）に接続されるＮ
チャンネル型ＭＯ８トランジスタで、記憶回路（４）が
通常動作時の電源電位点（７）の電位よりも高いしきい
値電圧含有するものである。
と２図において（５）−は記憶回路（４）の入力端（４
ａ）と接地電位点（６）との間に接続されるとともにゲ
ート電極が記憶回路（４）が接続される電源電位点（７
）Ｋ接続され、基板が接地電位点（６）に接続されるＮ
チャンネル型ＭＯ８トランジスタで、記憶回路（４）が
通常動作時の電源電位点（７）の電位よりも高いしきい
値電圧含有するものである。
次に、との様に構成されたリセット付記憶回路の動作に
ついて説明する。記憶回路（４）の通常動作時には、電
源電位点（７）に通常電位９例えばＳＶ。
ついて説明する。記憶回路（４）の通常動作時には、電
源電位点（７）に通常電位９例えばＳＶ。
が供給される。
この時、ＭＯＳトランジスタ（５）のしきい値が上記通
常電位以上であるため非導通状態であり、データ入力信
号線（１）及び記憶回路（４）の入力端（４ａ）には何
ら影響を及ぼさない。
常電位以上であるため非導通状態であり、データ入力信
号線（１）及び記憶回路（４）の入力端（４ａ）には何
ら影響を及ぼさない。
従って、データ入力信号線（１）に伝達されたデータが
入力端（４ａ）に入力され、この入力されたデータに応
じて記憶回路（４）の出力端（４ｂ）からデータが伝達
される。
入力端（４ａ）に入力され、この入力されたデータに応
じて記憶回路（４）の出力端（４ｂ）からデータが伝達
される。
そして、この記憶回路（４）をリセットする場合には電
源電位点（７）の電位を上記通常電位よシ高い電位、つ
まりＭＯＳトランジスタ（５）のしきい値電圧よシ高い
電位にすると、ＭＯＳトランジスタ（５）は導通状態に
なシ、記憶回路（４）の入力端（４ａ）の電位が接地電
位点（６１の電位にプルダウンされるため記憶回路（４
）の記憶内容がリセット、っまシ記憶内容が論理的に「
０」にされる。
源電位点（７）の電位を上記通常電位よシ高い電位、つ
まりＭＯＳトランジスタ（５）のしきい値電圧よシ高い
電位にすると、ＭＯＳトランジスタ（５）は導通状態に
なシ、記憶回路（４）の入力端（４ａ）の電位が接地電
位点（６１の電位にプルダウンされるため記憶回路（４
）の記憶内容がリセット、っまシ記憶内容が論理的に「
０」にされる。
この様に構成されたセット付記憶回路にあっては、記憶
回路（４）を駆動する電位を供給する電源電位点（７）
の電位を通常動作時の電位よシ高くするだけで、記憶回
路（４）のリセットが行なわれるものであるから、リセ
ット信号を伝達するためのりセット入力信号線を布線す
る必要がなく、かつリセット専用のビンをも必要としな
いものである。
回路（４）を駆動する電位を供給する電源電位点（７）
の電位を通常動作時の電位よシ高くするだけで、記憶回
路（４）のリセットが行なわれるものであるから、リセ
ット信号を伝達するためのりセット入力信号線を布線す
る必要がなく、かつリセット専用のビンをも必要としな
いものである。
第２図はこの発明の他の実施例を示すものであシ９通常
電位より高いしきい値を有するＮチャンネル型ＭＯＥ＋
トランジスタ（５）を、電源電位点（７）と記憶回路（
４）の入力端（４ａ）との間に接続し、ゲート電極を電
源電位点（７）に接続して、記憶回路（４）の入力端（
４ａ）にセット信号を入力させるようにしたものである
。なお、ＭＯＥ＋トランジスタ（５）の基板は電源電位
点（７）に接続されている。
電位より高いしきい値を有するＮチャンネル型ＭＯＥ＋
トランジスタ（５）を、電源電位点（７）と記憶回路（
４）の入力端（４ａ）との間に接続し、ゲート電極を電
源電位点（７）に接続して、記憶回路（４）の入力端（
４ａ）にセット信号を入力させるようにしたものである
。なお、ＭＯＥ＋トランジスタ（５）の基板は電源電位
点（７）に接続されている。
この様に構成されたものにあっても、記憶回路（４）の
通常動作時にはＭＯＳトランジスタ（５）が非導通状態
になって、何ら影響を与えず、記憶回路（４）をセット
する場合には、電源電位点（７）の電位を通常電位よシ
高（することにより、ＭＯ８トランジスタ（５）が導通
状態となって記憶回路（４）の入力端（４ａ）の電位を
電源電位点（７）の電位にプルアップさせるため、記憶
回路（４）の記憶内容をセット、つまシ記憶内容が論理
的に「１」にされる。
通常動作時にはＭＯＳトランジスタ（５）が非導通状態
になって、何ら影響を与えず、記憶回路（４）をセット
する場合には、電源電位点（７）の電位を通常電位よシ
高（することにより、ＭＯ８トランジスタ（５）が導通
状態となって記憶回路（４）の入力端（４ａ）の電位を
電源電位点（７）の電位にプルアップさせるため、記憶
回路（４）の記憶内容をセット、つまシ記憶内容が論理
的に「１」にされる。
第３図はこの発明のさらに他の実施例を示すものであシ
２通常電位よシ高いしきい値を有するＮチャンネル型Ｍ
Ｏ８トランジスタ（５）の一方の主電極が記憶回路（４
）のリセット入力端子（４ｃ）に接続されているととも
に負荷抵抗（８１を介して電源電位点（７）に接続され
、他方の主電極が接地電位点（６）に接続され、ゲート
電極が電源電位点（７）に接続され。
２通常電位よシ高いしきい値を有するＮチャンネル型Ｍ
Ｏ８トランジスタ（５）の一方の主電極が記憶回路（４
）のリセット入力端子（４ｃ）に接続されているととも
に負荷抵抗（８１を介して電源電位点（７）に接続され
、他方の主電極が接地電位点（６）に接続され、ゲート
電極が電源電位点（７）に接続され。
基板が電源電位点（７）に接続されているものである。
この様に構成されたものＫあっても、記憶回路（４）の
通常動作時にはＭＯＳトランジスタ（５）が非導通状態
になって記憶回路（４）のリセット入力端子（４Ｃ）は
電源電位点（７）の電位にプルアップされているため、
このＭＯＳトランジスタ（５）は何ら影響を与えず、記
憶回路（４）をリセットする場合には。
通常動作時にはＭＯＳトランジスタ（５）が非導通状態
になって記憶回路（４）のリセット入力端子（４Ｃ）は
電源電位点（７）の電位にプルアップされているため、
このＭＯＳトランジスタ（５）は何ら影響を与えず、記
憶回路（４）をリセットする場合には。
電源電位点（７）の電位を通常電位より高くすることに
より、ＭＯＳトランジスタ（５）が導通状態となって、
記憶回路（４）のリセット入力端（４ａ）の電位を接地
電位点（６）の電位にプルダウンさせるため、記憶回路
（４）の記憶内容をリセットする。
より、ＭＯＳトランジスタ（５）が導通状態となって、
記憶回路（４）のリセット入力端（４ａ）の電位を接地
電位点（６）の電位にプルダウンさせるため、記憶回路
（４）の記憶内容をリセットする。
第４図はこの発明のさらに他の実施例を示すものであシ
９通常電位よシ高いしきい値を有するＰチャンネル型Ｍ
Ｏ８トランジスタ（５）を、電源電位点（７）と記憶回
路（４）の入力端（４ａ）との間に接続し。
９通常電位よシ高いしきい値を有するＰチャンネル型Ｍ
Ｏ８トランジスタ（５）を、電源電位点（７）と記憶回
路（４）の入力端（４ａ）との間に接続し。
ゲート電極を接地電位点（６）Ｋ接続して、記憶回路（
４）の入力端（４ａ）にセット信号を入力させるように
したものである。なお、ＭＯＳトランジスタ（５）の基
板は接地電位点（７）に接続されている。
４）の入力端（４ａ）にセット信号を入力させるように
したものである。なお、ＭＯＳトランジスタ（５）の基
板は接地電位点（７）に接続されている。
この様に構成されたものにあっても、記憶回路（４）の
通常動作時にはＭＯＳトランジスタ（５）非導通状態に
なって何ら影響を４えず、記憶回路（４）をセットする
場合には、電源電位点（７）の電位を通常電位よシ高く
することにより、ＭＯＳトランジスタ（５）が導通状態
となって記憶回路（４）の入力端（４ａ）の電位を電源
電位点（７）の電位にプルアップさせるため、記憶回路
（４）の記憶内容をセットされる。
通常動作時にはＭＯＳトランジスタ（５）非導通状態に
なって何ら影響を４えず、記憶回路（４）をセットする
場合には、電源電位点（７）の電位を通常電位よシ高く
することにより、ＭＯＳトランジスタ（５）が導通状態
となって記憶回路（４）の入力端（４ａ）の電位を電源
電位点（７）の電位にプルアップさせるため、記憶回路
（４）の記憶内容をセットされる。
この発明は以上述べたように、記憶回路の入力端に一方
の主電極が接続されるとともに、他方の主電極あるいは
ゲート電極の少なくとも一方が。
の主電極が接続されるとともに、他方の主電極あるいは
ゲート電極の少なくとも一方が。
記憶回路が接続される電源電位点に接続され、記憶回路
が通常動作時の電源電位点の電位より高いしきい値電圧
を有するＭＯＳトランジスタを設けて、このＭＯＳトラ
ンジスタを電源電位点に通常電位よシ高い電位を供給す
ることによつ【導通状態となすようにして記憶回路をリ
セットあるいはセットさせるようにしたため、記憶回路
をリセットあるいはセットするための配線及びピンが不
要になるという効果を有するものである。
が通常動作時の電源電位点の電位より高いしきい値電圧
を有するＭＯＳトランジスタを設けて、このＭＯＳトラ
ンジスタを電源電位点に通常電位よシ高い電位を供給す
ることによつ【導通状態となすようにして記憶回路をリ
セットあるいはセットさせるようにしたため、記憶回路
をリセットあるいはセットするための配線及びピンが不
要になるという効果を有するものである。
雄側を示すブロック図、第５図は従来のリセットあるい
はセット付記憶回路を示すブロック図である。 図において（４）は記憶回路、（５）はＭＯＳ トラン
ジスタ、（７）は電源電位点である。 なお、各図中同一符号は同−又は相当部分を示す。
はセット付記憶回路を示すブロック図である。 図において（４）は記憶回路、（５）はＭＯＳ トラン
ジスタ、（７）は電源電位点である。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (5)
- （１）記憶回路、この記憶回路の入力端に一方の主電極
が接続されるとともに他方の主電極あるいはゲート電極
の少なくとも一方が上記記憶回路が接続される電源電位
点に接続され、上記記憶回路が通常動作時の上記電源電
位点の電位よりも高いしきい値電圧を有するＭＯＳトラ
ンジスタを備えたリセットあるいはセット付記憶回路を
有した半導体集積回路。 - （２）ＭＯＳトランジスタはＮチャンネル型ＭＯＳトラ
ンジスタであり、その一方の主電極がデータ入力信号線
が接続される記憶回路の入力端に接続されるとともに他
方の主電極が接地電位点に接続され、ゲート電極が電源
電位点に接続されることを特徴とする特許請求の範囲第
１項記載のリセット付記憶回路を有した半導体集積回路
。 - （３）ＭＯＳトランジスタはＮチャンネル型ＭＯＳトラ
ンジスタであり、その一方の主電極がデータ入力信号線
が接続される記憶回路の入力端に接続されるとともに他
方の主電極及びゲート電極が電源電位点に接続されるこ
とを特徴とする特許請求の範囲第１項記載のセット付記
憶回路を有した半導体集積回路。 - （４）ＭＯＳトランジスタはＮチャンネルＭＯＳトラン
ジスタであり、その一方の主電極が記憶回路のリセット
あるいは入力端に接続されるとともに電源電位点に接続
され、他方の主電極が接地電位点に接続され、ゲート電
極が電源電位点に接続されることを特徴とする特許請求
の範囲第１項記載のリセットあるいはセット付記憶回路
を有した半導体集積回路。 - （５）ＭＯＳトランジスタはＰチャンネルトランジスタ
であり、その一方の主電極がデータ入力信号線が接続さ
れる記憶回路の入力端に接続されるとともに他方の主電
極が電源電位点に接続され、ゲート電極が接地電位点に
接続されることを特徴とする特許請求の範囲第１項記載
のセット付記憶回路を有した半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123560A JPS61283092A (ja) | 1985-06-06 | 1985-06-06 | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| US06/869,653 US4777623A (en) | 1985-06-06 | 1986-06-02 | Semiconductor memory device having initialization transistor |
| DE19863618572 DE3618572A1 (de) | 1985-06-06 | 1986-06-03 | Halbleiterspeicherelement |
| FR868608121A FR2583202B1 (fr) | 1985-06-06 | 1986-06-05 | Dispositif de memoire a semiconducteurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123560A JPS61283092A (ja) | 1985-06-06 | 1985-06-06 | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61283092A true JPS61283092A (ja) | 1986-12-13 |
| JPH0341920B2 JPH0341920B2 (ja) | 1991-06-25 |
Family
ID=14863607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123560A Granted JPS61283092A (ja) | 1985-06-06 | 1985-06-06 | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4777623A (ja) |
| JP (1) | JPS61283092A (ja) |
| DE (1) | DE3618572A1 (ja) |
| FR (1) | FR2583202B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2607955B1 (fr) * | 1986-12-05 | 1989-02-10 | Eurotechnique Sa | Dispositif d'autosynchronisation des circuits de sortie d'une memoire |
| JP2549109B2 (ja) * | 1987-03-26 | 1996-10-30 | 株式会社東芝 | 半導体回路 |
| JP2621176B2 (ja) * | 1987-05-14 | 1997-06-18 | ソニー株式会社 | ワンチツプマイクロコンピユータ |
| JPH077901B2 (ja) * | 1988-02-29 | 1995-01-30 | 沖電気工業株式会社 | フリップフロップ回路 |
| FR2628878B1 (fr) * | 1988-03-18 | 1990-08-17 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
| DE3829760A1 (de) * | 1988-09-01 | 1990-03-15 | Siemens Ag | Taktflankengesteuertes register |
| JPH0468714A (ja) * | 1990-07-04 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5373466A (en) * | 1992-03-25 | 1994-12-13 | Harris Corporation | Flash-clear of ram array using partial reset mechanism |
| US5280203A (en) * | 1992-05-15 | 1994-01-18 | Altera Corporation | Look-ahead asynchronous register set/reset in programmable logic device |
| JPH0729372A (ja) * | 1993-07-08 | 1995-01-31 | Nec Ic Microcomput Syst Ltd | マルチポート・ランダム・アクセス・メモリ |
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| US5805014A (en) * | 1996-03-01 | 1998-09-08 | Compaq Computer Corporation | System having active pull-down circuit and method |
| US5764564A (en) * | 1997-03-11 | 1998-06-09 | Xilinx, Inc. | Write-assisted memory cell and method of operating same |
| US6128215A (en) | 1997-08-19 | 2000-10-03 | Altera Corporation | Static random access memory circuits |
| KR100297715B1 (ko) * | 1998-09-01 | 2001-08-07 | 윤종용 | 출력버퍼제어회로및출력제어신호발생방법 |
| US7433224B1 (en) * | 2000-01-04 | 2008-10-07 | Advanced Micro Devices, Inc. | System and method for forcing an SRAM into a known state during power-up |
| US6519177B1 (en) * | 2001-12-10 | 2003-02-11 | Ami Semiconductor, Inc. | Circuits and methods for initializing memory cells |
| US11695393B2 (en) * | 2021-01-29 | 2023-07-04 | Qualcomm Incorporated | True single phase clock (TSPC) based latch array |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753011A (en) * | 1972-03-13 | 1973-08-14 | Intel Corp | Power supply settable bi-stable circuit |
| US4255785A (en) * | 1978-09-25 | 1981-03-10 | Motorola, Inc. | Microprocessor having instruction fetch and execution overlap |
| US4380055A (en) * | 1980-12-24 | 1983-04-12 | Mostek Corporation | Static RAM memory cell |
| JPS5845695A (ja) * | 1981-09-10 | 1983-03-16 | Nec Corp | 絶縁ゲ−ト型記憶回路 |
| US4460978A (en) * | 1981-11-19 | 1984-07-17 | Mostek Corporation | Nonvolatile static random access memory cell |
| FR2517143A1 (fr) * | 1981-11-20 | 1983-05-27 | Efcis | Bascule bistable a stockage non volatil et a repositionnement dynamique |
| FR2517142A1 (fr) * | 1981-11-20 | 1983-05-27 | Efcis | Bascule bistable a stockage non volatil et a repositionnement statique |
| US4441168A (en) * | 1982-01-13 | 1984-04-03 | Sperry Corporation | Storage logic/array (SLA) circuit |
| US4484310A (en) * | 1982-03-29 | 1984-11-20 | Texas Instruments Incorporated | Static noninverting memory cell for one propagation delay memory circuits |
| DE3330026A1 (de) * | 1983-08-19 | 1985-02-28 | Siemens AG, 1000 Berlin und 8000 München | Integrierte rs-flipflop-schaltung |
| JPS60151898A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | 不揮発性ランダムアクセスメモリセル |
-
1985
- 1985-06-06 JP JP60123560A patent/JPS61283092A/ja active Granted
-
1986
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| DE3618572C2 (ja) | 1989-03-02 |
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