JPH0146955B2 - - Google Patents
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- JPH0146955B2 JPH0146955B2 JP56031750A JP3175081A JPH0146955B2 JP H0146955 B2 JPH0146955 B2 JP H0146955B2 JP 56031750 A JP56031750 A JP 56031750A JP 3175081 A JP3175081 A JP 3175081A JP H0146955 B2 JPH0146955 B2 JP H0146955B2
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- Japan
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- clock
- refresh
- input circuit
- input
- address
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、内部にリフレツシユ用のアドレスカ
ウンタを有するダイナツク型半導体メモリのアド
レスバツフアに係り、特にその動作の高速化に関
する。
ウンタを有するダイナツク型半導体メモリのアド
レスバツフアに係り、特にその動作の高速化に関
する。
従来のダイナミツクRAMはリフレツシユ時に
も外部からアドレスを与えられて順次ワード線を
選択していたが、この様にすると外部に専用のカ
ウンタが必要になるので、最近では内部にリフレ
ツシユカウンタを持つて外部からはリフレツシユ
の指示だけを与えるものが提案されている。その
一例を第１図に示す。同図においては１はリフレ
ツシユクロツクジエネレータ、２はアドレスドラ
イブクロツクジエネレータ、３は内部リフレツシ
ユアドレスカウンタ、４はセルアレイ、５はセン
スアンプ、６はローデコーダ、７1〜７oはアドレ
スバツフア、８1〜８oは該アドレスバツフアへの
入力a0〜aoを通常は外部アドレスADD0〜ADDo
とし、リフレツシユ時にはリフレツシユカウンタ
３の出力Q0〜Qoとするマルチプレクサである。
リフレツシユクロツクジエネレータ１は、リフレ
ツシユ時にＬ（ロー）となる外部クロツク
を受けて外部アドレスADD0〜ADDoかまたは出
力Q0〜Qoのいずれかをa0〜aoに送るためのクロ
ツクPRE，PREとクロツクジエネレータ２を起
動するためのクロツクRFを発生する。クロツク
ジエネレータ２はクロツクRFを受けてクロツク
φ0，φ1，ADをこの順に発生する。なおWLはワ
ード線、BLはビツト線、MCはこれらのワード
線とビツト線の各交点に接続されるメモリセルで
ある。またクロツクジエネレータ２は外部からの
起動信号（図示せず）により動作する。
も外部からアドレスを与えられて順次ワード線を
選択していたが、この様にすると外部に専用のカ
ウンタが必要になるので、最近では内部にリフレ
ツシユカウンタを持つて外部からはリフレツシユ
の指示だけを与えるものが提案されている。その
一例を第１図に示す。同図においては１はリフレ
ツシユクロツクジエネレータ、２はアドレスドラ
イブクロツクジエネレータ、３は内部リフレツシ
ユアドレスカウンタ、４はセルアレイ、５はセン
スアンプ、６はローデコーダ、７1〜７oはアドレ
スバツフア、８1〜８oは該アドレスバツフアへの
入力a0〜aoを通常は外部アドレスADD0〜ADDo
とし、リフレツシユ時にはリフレツシユカウンタ
３の出力Q0〜Qoとするマルチプレクサである。
リフレツシユクロツクジエネレータ１は、リフレ
ツシユ時にＬ（ロー）となる外部クロツク
を受けて外部アドレスADD0〜ADDoかまたは出
力Q0〜Qoのいずれかをa0〜aoに送るためのクロ
ツクPRE，PREとクロツクジエネレータ２を起
動するためのクロツクRFを発生する。クロツク
ジエネレータ２はクロツクRFを受けてクロツク
φ0，φ1，ADをこの順に発生する。なおWLはワ
ード線、BLはビツト線、MCはこれらのワード
線とビツト線の各交点に接続されるメモリセルで
ある。またクロツクジエネレータ２は外部からの
起動信号（図示せず）により動作する。
第２図は外部アドレスADDとカウンタ３の出
力Ｑを入力とするマルチプレクサ８、およびその
出力ａを受けて出力Ａ，を発生するアドレスバ
ツフア７の回路図であり、ADD，Ｑ，ａ，Ａ，
Ａ，７，８はそれぞれ第１図では添字0〜oで区別
される。マルチプレクサ８を構成するMOSトラ
ンジスタQ31，Q32のうち、外部アドレスADDを
受けるQ31は、外部クロツク＝ＨでＨ（ハ
イ）となるクロツクで制御され、またカウ
ンタ３の出力Ｑを受けるトランジスタQ32は、
RFSH＝ＬでＨとなるクロツクPRFで制御され
る。従つてノーマル時は＝Ｈで＝Ｈ
であるからトランジスタQ31がオンで出力ａは外
部アドレスADDに応じたものとなり、逆にリフ
レツシユ時には第３図に示すように＝Ｌと
なるためクロツクジエネレータ１の出力は
ＨからＬへ切換わり、またPRFはＬからＨへ切
換わり、このためトランジスタQ32がオンとなつ
出力ａは入力Ｑに応じて変化する（第３図の例は
Ｑ＝Ｈ、ADD＝Ｌとしたもの）。
力Ｑを入力とするマルチプレクサ８、およびその
出力ａを受けて出力Ａ，を発生するアドレスバ
ツフア７の回路図であり、ADD，Ｑ，ａ，Ａ，
Ａ，７，８はそれぞれ第１図では添字0〜oで区別
される。マルチプレクサ８を構成するMOSトラ
ンジスタQ31，Q32のうち、外部アドレスADDを
受けるQ31は、外部クロツク＝ＨでＨ（ハ
イ）となるクロツクで制御され、またカウ
ンタ３の出力Ｑを受けるトランジスタQ32は、
RFSH＝ＬでＨとなるクロツクPRFで制御され
る。従つてノーマル時は＝Ｈで＝Ｈ
であるからトランジスタQ31がオンで出力ａは外
部アドレスADDに応じたものとなり、逆にリフ
レツシユ時には第３図に示すように＝Ｌと
なるためクロツクジエネレータ１の出力は
ＨからＬへ切換わり、またPRFはＬからＨへ切
換わり、このためトランジスタQ32がオンとなつ
出力ａは入力Ｑに応じて変化する（第３図の例は
Ｑ＝Ｈ、ADD＝Ｌとしたもの）。
アドレスバツフア７はMOSトランジスタQ1〜
Q15からなり、Q1〜Q5はフリツプフロツプ（メイ
ンアンプ）FFを構成する。N1，N2点は該フリツ
プフロツプの入出力兼用端子で、N1点には直列
トランジスタQ6，Q8からなる外部アドレス入力
回路IN1が接続され、またN2点にはトランジスタ
Q7，Q9からなる基準電圧入力回路IN2が接続され
る。そして更にN1，N2点には増幅された出力を
取り出すようトランジスタQ10〜Q15からなる出
力回路が接続される。このアドレスバツフア７は
クロツクφ0を与えられて始動する。つまり、ク
ロツクφ0を立上らせるとトランジスタQ6，Q7が
オンとなるが、トランジスタQ9には常時該トラ
ンジスタを適当なオン状態にし得る基準電圧
REFが与えられているので、N2点の電位はトラ
ンジスタQ2，Q7，Q9のｇｍ比で決定されるある
値をとる。これに対しトランジスタQ8は入力ａ
のＨ，Ｌに応じてオンまたはオフし、オンした場
合（ａ＝Ｈ）にはトランジスタQ1，Q6，Q8の経
路で電流が流れてN1点の電位はそれらのトラン
ジスタのｇｍ比から定まり通常トランジスタQ8
のｇｍはQ9のｇｍより大きいため、N1＜N2なる
関係の所定値をとる。逆にａ＝ＬであればN1＝
VccでN1＞N2となる。フリツプフロツプFFはこ
の微少電位差を増幅するもので、クロツクφ0に
続くクロツクφ1で活性化される。つまり、クロ
ツクφ1でトランジスタQ5をオンすると共通ソー
スN3は接地され、N1＜N2であればトランジスタ
Q3がオン、Q4がオフの状態に傾く。即ちN2＝
Vcc、N1≒Vssに増幅される。逆にN1＞N2であれ
ばトランジスタQ3がオフ、Q4がオンでN1＝Vcc、
N2＝Vssに増幅される。
Q15からなり、Q1〜Q5はフリツプフロツプ（メイ
ンアンプ）FFを構成する。N1，N2点は該フリツ
プフロツプの入出力兼用端子で、N1点には直列
トランジスタQ6，Q8からなる外部アドレス入力
回路IN1が接続され、またN2点にはトランジスタ
Q7，Q9からなる基準電圧入力回路IN2が接続され
る。そして更にN1，N2点には増幅された出力を
取り出すようトランジスタQ10〜Q15からなる出
力回路が接続される。このアドレスバツフア７は
クロツクφ0を与えられて始動する。つまり、ク
ロツクφ0を立上らせるとトランジスタQ6，Q7が
オンとなるが、トランジスタQ9には常時該トラ
ンジスタを適当なオン状態にし得る基準電圧
REFが与えられているので、N2点の電位はトラ
ンジスタQ2，Q7，Q9のｇｍ比で決定されるある
値をとる。これに対しトランジスタQ8は入力ａ
のＨ，Ｌに応じてオンまたはオフし、オンした場
合（ａ＝Ｈ）にはトランジスタQ1，Q6，Q8の経
路で電流が流れてN1点の電位はそれらのトラン
ジスタのｇｍ比から定まり通常トランジスタQ8
のｇｍはQ9のｇｍより大きいため、N1＜N2なる
関係の所定値をとる。逆にａ＝ＬであればN1＝
VccでN1＞N2となる。フリツプフロツプFFはこ
の微少電位差を増幅するもので、クロツクφ0に
続くクロツクφ1で活性化される。つまり、クロ
ツクφ1でトランジスタQ5をオンすると共通ソー
スN3は接地され、N1＜N2であればトランジスタ
Q3がオン、Q4がオフの状態に傾く。即ちN2＝
Vcc、N1≒Vssに増幅される。逆にN1＞N2であれ
ばトランジスタQ3がオフ、Q4がオンでN1＝Vcc、
N2＝Vssに増幅される。
クロツクφ0に印加する前の状態は、N1，N2点
共にVccであるからトランジスタQ10，Q11は共に
オン状態で、そのドレイン側のN6，N7点は（Vcc
―Vth）に充電されている。しかし、フリツプフ
ロツプFFが動作するとそのいずれか一方はオフ
になる。例えばN1＝Vcc、N2≒VssであればQ11オ
ン、Q10オフとなり、N7点の電荷はN2点側へ引
抜かれる。これに対しN6点は電荷抽出が行なわ
れずそのまま残存するのでクロツクAD（＝Vcc）
を与えるとプートストラツプ効果でトランジスタ
Q12が完全オンして出力がＨ（Vcc）となる。こ
の時トランジスタQ15がオン、Q13，Q14がオフす
るので出力ＡはＬ（Vss）となる。この時の入力は
ａ＝Ｌであるから、結局同極性の信号Ａとその反
転信号が得られる。逆にａ＝Ｈで、N1≒Vss，
N2＝VccとなればトランジスタQ10オン、Q11オフ
となり、クロツクADを与えたときにトランジス
タQ13，Q14がオン、Q12，Q15がオフとなるので
Ａ＝Ｈ、＝Ｌとなる。
共にVccであるからトランジスタQ10，Q11は共に
オン状態で、そのドレイン側のN6，N7点は（Vcc
―Vth）に充電されている。しかし、フリツプフ
ロツプFFが動作するとそのいずれか一方はオフ
になる。例えばN1＝Vcc、N2≒VssであればQ11オ
ン、Q10オフとなり、N7点の電荷はN2点側へ引
抜かれる。これに対しN6点は電荷抽出が行なわ
れずそのまま残存するのでクロツクAD（＝Vcc）
を与えるとプートストラツプ効果でトランジスタ
Q12が完全オンして出力がＨ（Vcc）となる。こ
の時トランジスタQ15がオン、Q13，Q14がオフす
るので出力ＡはＬ（Vss）となる。この時の入力は
ａ＝Ｌであるから、結局同極性の信号Ａとその反
転信号が得られる。逆にａ＝Ｈで、N1≒Vss，
N2＝VccとなればトランジスタQ10オン、Q11オフ
となり、クロツクADを与えたときにトランジス
タQ13，Q14がオン、Q12，Q15がオフとなるので
Ａ＝Ｈ、＝Ｌとなる。
ところでリフレツシユ動作を行なう時の動作を
メモリ全体から見るとアドレスバツフアの出力
Ａ，が切換わるまでには、外部クロツク
の変化→クロツクジエネレータ１からのクロツク
PRF，の発生→クロツクPRF，による
ADDからＱへの信号切換え→クロツクRFの発生
→ジエネレータ２からのクロツクφ0の発生→…
…という順序がある。このうち第２図の構成では
PRF，の切換わりからクロツクφ0を立上ら
せるまでに、マルチプレクサ８の出力ａが変化す
るまでの待ち時間が必要になり、その分動作速度
が遅くなる。これは第２図の回路がマルチプレク
サ８と入力回路Q6，Q8を直列に設けている点に
問題がある。
メモリ全体から見るとアドレスバツフアの出力
Ａ，が切換わるまでには、外部クロツク
の変化→クロツクジエネレータ１からのクロツク
PRF，の発生→クロツクPRF，による
ADDからＱへの信号切換え→クロツクRFの発生
→ジエネレータ２からのクロツクφ0の発生→…
…という順序がある。このうち第２図の構成では
PRF，の切換わりからクロツクφ0を立上ら
せるまでに、マルチプレクサ８の出力ａが変化す
るまでの待ち時間が必要になり、その分動作速度
が遅くなる。これは第２図の回路がマルチプレク
サ８と入力回路Q6，Q8を直列に設けている点に
問題がある。
本発明はこの点を改善して動作の高速化を図る
もので、その特徴とするところはノーマル時に第
１のクロツクから作られたノーマル時用クロツク
で動作可能となる外部アドレス入力側の第１の入
力回路および基準電圧入力側の第２の入力回路
と、該第１の入力回路に並列接続されそしてリフ
レツシユ時に該第１のクロツクから作られたリフ
レツシユ時用クロツクで動作可能となる、内部カ
ウンタからのリフレツシユアドレス入力側の第２
の入力回路と、該第２の入力回路に並列接続され
そしてリフレツシユ時に前記リフレツシユ時用ク
ロツクで動作可能となる、該カウンタからのリフ
レツシユアドレス反転入力側の第４の入力回路
と、第２のクロツクで動作可能となりそして該第
１または第３の入力回路に流れる電流および該第
２または第４の入力回路に流れる電流によつて生
ずる微少電位差を増幅するフリツプフロツプとを
備える点にある。
もので、その特徴とするところはノーマル時に第
１のクロツクから作られたノーマル時用クロツク
で動作可能となる外部アドレス入力側の第１の入
力回路および基準電圧入力側の第２の入力回路
と、該第１の入力回路に並列接続されそしてリフ
レツシユ時に該第１のクロツクから作られたリフ
レツシユ時用クロツクで動作可能となる、内部カ
ウンタからのリフレツシユアドレス入力側の第２
の入力回路と、該第２の入力回路に並列接続され
そしてリフレツシユ時に前記リフレツシユ時用ク
ロツクで動作可能となる、該カウンタからのリフ
レツシユアドレス反転入力側の第４の入力回路
と、第２のクロツクで動作可能となりそして該第
１または第３の入力回路に流れる電流および該第
２または第４の入力回路に流れる電流によつて生
ずる微少電位差を増幅するフリツプフロツプとを
備える点にある。
以下図示の実施例を参照しながらこれを詳細に
説明する。
説明する。
第４図は本発明のアドレスバツフア７1〜７oを
含むダイナツク型半導体メモリの全体図で、第１
図と同一部分には同一符号が付してある。第４図
のクロツク切換回路１０は、ジエネレータ２から
のクロツクφ0をノーマル時にはφONの経路に、ま
たリフレツシユ時にはφORの経路に切換えるもの
である。即ち、ノーマル時にはジエネレータ１の
出力がＨであり、トランジスタQ41を通して
N21点はＨレベル（Vss―Vth）である。この状態
でクロツクφ0がクロツクジエネレータからトラ
ンジスタQ42を介してクロツクφONとしてアドレ
スバツフア７へ入力する。この時N21はトランジ
スタQ42のブートストラツプ効果によりVcc以上に
なりφ0のレベルがそのままφONとして伝えられ
る。逆にリフレツシユ時にはジエネレータ１の出
力PRFがＨとなり、トランジスタQ44を導通して
クロツクφ0をφORとしてアドレスバツフア７へ出
力する。各アドレスバツフア７1〜７oには外部ア
ドレスADD0〜ADDoとカウンタ３の出力Q0〜Qo
およびその反転0〜oが入力され、これらがク
ロツクφON，φORで選択される。
含むダイナツク型半導体メモリの全体図で、第１
図と同一部分には同一符号が付してある。第４図
のクロツク切換回路１０は、ジエネレータ２から
のクロツクφ0をノーマル時にはφONの経路に、ま
たリフレツシユ時にはφORの経路に切換えるもの
である。即ち、ノーマル時にはジエネレータ１の
出力がＨであり、トランジスタQ41を通して
N21点はＨレベル（Vss―Vth）である。この状態
でクロツクφ0がクロツクジエネレータからトラ
ンジスタQ42を介してクロツクφONとしてアドレ
スバツフア７へ入力する。この時N21はトランジ
スタQ42のブートストラツプ効果によりVcc以上に
なりφ0のレベルがそのままφONとして伝えられ
る。逆にリフレツシユ時にはジエネレータ１の出
力PRFがＨとなり、トランジスタQ44を導通して
クロツクφ0をφORとしてアドレスバツフア７へ出
力する。各アドレスバツフア７1〜７oには外部ア
ドレスADD0〜ADDoとカウンタ３の出力Q0〜Qo
およびその反転0〜oが入力され、これらがク
ロツクφON，φORで選択される。
第５図は本発明の一実施例を示すアドレスバツ
フア７の回路図で、第２図と同一部分には同一符
号が付してある。本例のアドレスバツフア７は、
第１の入力回路IN1の前段にマルチプレクサ８
（第２図）を設けることを止め、代りに入力回路
IN1にカウンタ３の出力Ｑを受ける第３の入力回
路IN3を並列接続し、且つ第２の入力回路IN2に
もカウンタ３の反転出力を受ける第４の入力回
路IN4を接続し、そして第１および第２の入力回
路IN1，IN2はクロツクφONを受けて動作可能とな
り、また第３および第４の入力回路IN3，IN4は
クロツクφORを受けて動作可能となるようにした
ものである。つまり入力回路IN1，IN2のトラン
ジスタQ6，Q7はクロツクφONでノーマル時のみオ
ンとなる。これに対し入力回路IN3はトランジス
タQ45，Q47を直列接続したもので、Q45はクロツ
クφORでリフレツシユ時のみオンとなる。同様に
入力回路IN4はトランジスタQ45，Q48を直列接続
したもので、Q46はクロツクφORでリフレツシユ時
のみオンとなる。
フア７の回路図で、第２図と同一部分には同一符
号が付してある。本例のアドレスバツフア７は、
第１の入力回路IN1の前段にマルチプレクサ８
（第２図）を設けることを止め、代りに入力回路
IN1にカウンタ３の出力Ｑを受ける第３の入力回
路IN3を並列接続し、且つ第２の入力回路IN2に
もカウンタ３の反転出力を受ける第４の入力回
路IN4を接続し、そして第１および第２の入力回
路IN1，IN2はクロツクφONを受けて動作可能とな
り、また第３および第４の入力回路IN3，IN4は
クロツクφORを受けて動作可能となるようにした
ものである。つまり入力回路IN1，IN2のトラン
ジスタQ6，Q7はクロツクφONでノーマル時のみオ
ンとなる。これに対し入力回路IN3はトランジス
タQ45，Q47を直列接続したもので、Q45はクロツ
クφORでリフレツシユ時のみオンとなる。同様に
入力回路IN4はトランジスタQ45，Q48を直列接続
したもので、Q46はクロツクφORでリフレツシユ時
のみオンとなる。
上記構成のアドレスバツフアであるとリフレツ
シユ時の動作波形は第６図ａのようになる。外部
クロツクがＬになることでリフレツシユク
ロツクジエネレータ１の出力PRFがＬからＨへ、
またがＨからＬへ切換わる点は第３図と同
様であるが、PRFがVccに上昇すれば直ちに、つ
まり第３図のａのようなアドレス信号の立上りを
待つことなくクロツクφORを発生しても構わない
ので、その分動作速度が速くなる。つまり、第２
図の従来回路では、がＬ、PRFがＨとなり
アドレスバツフアへの信号ａが切換つた後、φ0
をＨとしてアドレスバツフアを動作開始させてい
る。これに対して本回路では、がＬ、PRF
がＨとなつた後、φ0をＨとしてφORをＨとするの
で従来の様に信号ａが切換る時間は必要ないので
この時間分が高速化できる。なおφ0はRFよりあ
る遅れを持つて出力されるのでRFはPREをほぼ
同じタイングで良い。
シユ時の動作波形は第６図ａのようになる。外部
クロツクがＬになることでリフレツシユク
ロツクジエネレータ１の出力PRFがＬからＨへ、
またがＨからＬへ切換わる点は第３図と同
様であるが、PRFがVccに上昇すれば直ちに、つ
まり第３図のａのようなアドレス信号の立上りを
待つことなくクロツクφORを発生しても構わない
ので、その分動作速度が速くなる。つまり、第２
図の従来回路では、がＬ、PRFがＨとなり
アドレスバツフアへの信号ａが切換つた後、φ0
をＨとしてアドレスバツフアを動作開始させてい
る。これに対して本回路では、がＬ、PRF
がＨとなつた後、φ0をＨとしてφORをＨとするの
で従来の様に信号ａが切換る時間は必要ないので
この時間分が高速化できる。なおφ0はRFよりあ
る遅れを持つて出力されるのでRFはPREをほぼ
同じタイングで良い。
尚、リフレツシユ時にはφON＝Ｌであるから入
力回路IN1，IN2は使用されず、入力回路IN3，
IN4のいずれか電流が流れることによりフリツプ
フロツプFFが傾く。例えばＱ＝Ｈ、＝Ｌであ
ればN1＜N2なので、クロツクφ1を入れるとトラ
ンジスタQ3オン、Q4オフとなつてN1＝VSS、N2
＝Vccとなり、出力回路OUTからはＡ＝Ｈ、＝
Ｌが出力される。これに対しノーマル時には第６
図ｂのように＝Ｈ、PRF＝ＬであるからφON
＝Ｈ、φOR＝Ｌとなり、入力回路IN1，IN2だけが
動作可能となる。なお第６図ｂはノーマル時の各
クロツクの波形を示す。
力回路IN1，IN2は使用されず、入力回路IN3，
IN4のいずれか電流が流れることによりフリツプ
フロツプFFが傾く。例えばＱ＝Ｈ、＝Ｌであ
ればN1＜N2なので、クロツクφ1を入れるとトラ
ンジスタQ3オン、Q4オフとなつてN1＝VSS、N2
＝Vccとなり、出力回路OUTからはＡ＝Ｈ、＝
Ｌが出力される。これに対しノーマル時には第６
図ｂのように＝Ｈ、PRF＝ＬであるからφON
＝Ｈ、φOR＝Ｌとなり、入力回路IN1，IN2だけが
動作可能となる。なお第６図ｂはノーマル時の各
クロツクの波形を示す。
以上述べたように本発明によれば、リフレツシ
ユアドレスカウンタ内蔵型のダイナミツク半導体
メモリにおいて、外部アドレスと内部カウンタ出
力との切換時間を考慮しないで済むのでアドレス
バツフアの動作を高速化できる利点がある。
ユアドレスカウンタ内蔵型のダイナミツク半導体
メモリにおいて、外部アドレスと内部カウンタ出
力との切換時間を考慮しないで済むのでアドレス
バツフアの動作を高速化できる利点がある。
第１図は従来のダイナミツク半導体メモリの全
体図、第２図はそのアドレスバツフアの回路図、
第３図はリフレツシユ時の動作波形図、第４図は
本発明を適用したダイナミツク半導体メモリの全
体図、第５図は本発明の一実施例を示すアドレス
バツフアの回路図、第６図はその動作波形図であ
る。 図中、３はリフレツシユアドレスカウンタ、７
はアドレスバツフア、IN1〜IN4は第１〜第４の
入力回路、FFはフリツプフロツプ、OUTは出力
回路、φ0は第１のクロツク（φONはノーマル時、
φORはリフレツシユ時用）、φ1は第２のクロツク、
ADは第３のクロツクである。
体図、第２図はそのアドレスバツフアの回路図、
第３図はリフレツシユ時の動作波形図、第４図は
本発明を適用したダイナミツク半導体メモリの全
体図、第５図は本発明の一実施例を示すアドレス
バツフアの回路図、第６図はその動作波形図であ
る。 図中、３はリフレツシユアドレスカウンタ、７
はアドレスバツフア、IN1〜IN4は第１〜第４の
入力回路、FFはフリツプフロツプ、OUTは出力
回路、φ0は第１のクロツク（φONはノーマル時、
φORはリフレツシユ時用）、φ1は第２のクロツク、
ADは第３のクロツクである。
Claims (1)
- １ ノーマル時に第１のクロツクから作られたノ
ーマル時用クロツクで動作可能となる外部アドレ
ス入力側の第１の入力回路および基準電圧入力側
の第２の入力回路と、該第１の入力回路に並列接
続されそしてリフレツシユ時に該第１のクロツク
から作られたリフレツシユ時用クロツクで動作可
能となる、内部カウンタからのリフレツシユアド
レス入力側の第３の入力回路と、該第２の入力回
路に並列接続されそしてリフレツシユ時に前記リ
フレツシユ時用クロツクで動作可能となる、該カ
ウンタからのリフレツシユアドレス反転入力側の
第４の入力回路と、第２のクロツクで動作可能と
なりそして該第１または第３の入力回路に流れる
電流および該第２または第４の入力回路に流れる
電流によつて生ずる微少電位差を増幅するフリツ
プフロツプとを備えることを特徴とするアドレス
バツフア。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56031750A JPS57147193A (en) | 1981-03-05 | 1981-03-05 | Address buffer |
| US06/354,499 US4451908A (en) | 1981-03-05 | 1982-03-03 | Address Buffer |
| IE492/82A IE54166B1 (en) | 1981-03-05 | 1982-03-04 | Address buffer |
| EP82301141A EP0060108B1 (en) | 1981-03-05 | 1982-03-05 | Address buffer |
| DE8282301141T DE3278924D1 (en) | 1981-03-05 | 1982-03-05 | Address buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56031750A JPS57147193A (en) | 1981-03-05 | 1981-03-05 | Address buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147193A JPS57147193A (en) | 1982-09-10 |
| JPH0146955B2 true JPH0146955B2 (ja) | 1989-10-11 |
Family
ID=12339691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56031750A Granted JPS57147193A (en) | 1981-03-05 | 1981-03-05 | Address buffer |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4451908A (ja) |
| EP (1) | EP0060108B1 (ja) |
| JP (1) | JPS57147193A (ja) |
| DE (1) | DE3278924D1 (ja) |
| IE (1) | IE54166B1 (ja) |
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| JPH0612614B2 (ja) * | 1986-06-06 | 1994-02-16 | 日本電気株式会社 | 半導体集積回路 |
| JPS63157397A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 半導体メモリ |
| JPH07101553B2 (ja) * | 1989-02-15 | 1995-11-01 | 三菱電機株式会社 | バッファ回路およびその動作方法 |
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| KR100390238B1 (ko) | 2001-05-18 | 2003-07-07 | 주식회사 하이닉스반도체 | 뱅크 어드레스를 이용한 반도체 메모리 소자의 어드레스제어 장치 |
Family Cites Families (3)
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|---|---|---|---|---|
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-
1981
- 1981-03-05 JP JP56031750A patent/JPS57147193A/ja active Granted
-
1982
- 1982-03-03 US US06/354,499 patent/US4451908A/en not_active Expired - Lifetime
- 1982-03-04 IE IE492/82A patent/IE54166B1/en not_active IP Right Cessation
- 1982-03-05 EP EP82301141A patent/EP0060108B1/en not_active Expired
- 1982-03-05 DE DE8282301141T patent/DE3278924D1/de not_active Expired
Also Published As
| Publication number | Publication date |
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| EP0060108A3 (en) | 1985-09-18 |
| DE3278924D1 (en) | 1988-09-22 |
| EP0060108B1 (en) | 1988-08-17 |
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| US4451908A (en) | 1984-05-29 |
| IE820492L (en) | 1982-09-05 |
| JPS57147193A (en) | 1982-09-10 |
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