JPH035989A - 半導体メモリ装置のデータ出力端電圧レベル調節回路 - Google Patents
半導体メモリ装置のデータ出力端電圧レベル調節回路Info
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- JPH035989A JPH035989A JP2056766A JP5676690A JPH035989A JP H035989 A JPH035989 A JP H035989A JP 2056766 A JP2056766 A JP 2056766A JP 5676690 A JP5676690 A JP 5676690A JP H035989 A JPH035989 A JP H035989A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体メモリ装置のデータ出力端電圧レベル
調節回路に係るもので、特に高速なアクセスサイクルタ
イムにて直列データを出力する半導体メモリ装置のデー
タ出力端電圧レベル調節回路に関する。
調節回路に係るもので、特に高速なアクセスサイクルタ
イムにて直列データを出力する半導体メモリ装置のデー
タ出力端電圧レベル調節回路に関する。
［従来の技術］
通常、ダイナミックＲＡＭのデータ出力端はセンス増幅
器の出力をバッファリングして出力パッド（ＯＵＴＰＵ
Ｔ ＰＡＤ） 、或は出力端子（ＯＵＴＰＵＴ ＰＩＮ
）に出力するためのデータ出力バッファを持つ。
器の出力をバッファリングして出力パッド（ＯＵＴＰＵ
Ｔ ＰＡＤ） 、或は出力端子（ＯＵＴＰＵＴ ＰＩＮ
）に出力するためのデータ出力バッファを持つ。
上記データ出力バッファはセンス増幅器の差動増幅出力
ＳＡＳ、ＳＡＳが最初、論理“ハイ°°と論理”ロウ”
、或は中間レベル（つまりハイインビーダンス）に設定
され、後にメモリセルからデータを読んで差動増幅出力
ＳＡＳ、ＳＡＳが論理“ロウ”、論理“ハイ”に変化す
ると、データ出力イネーブルクロックによって上記デー
タを出力端子にバッファリングするよう動作する。
ＳＡＳ、ＳＡＳが最初、論理“ハイ°°と論理”ロウ”
、或は中間レベル（つまりハイインビーダンス）に設定
され、後にメモリセルからデータを読んで差動増幅出力
ＳＡＳ、ＳＡＳが論理“ロウ”、論理“ハイ”に変化す
ると、データ出力イネーブルクロックによって上記デー
タを出力端子にバッファリングするよう動作する。
第５図は従来のデータ出力バッファの回路図である。同
図において、データ出力バッファは電源電圧供給端子１
４と接地電圧端子１６との間に直列に接続されたＮＭＯ
ＳトランジスタＭｌ、Ｍ２を有し、その直列接続点であ
るノード２０がデータ出力端子１８にインダクタＬ２を
通じて接続されている。そして、２個のＮＭＯＳトラン
ジスタＭｌ、Ｍ２の各ゲートに入力される論理信号に従
った信号をノード２０に出力する。
図において、データ出力バッファは電源電圧供給端子１
４と接地電圧端子１６との間に直列に接続されたＮＭＯ
ＳトランジスタＭｌ、Ｍ２を有し、その直列接続点であ
るノード２０がデータ出力端子１８にインダクタＬ２を
通じて接続されている。そして、２個のＮＭＯＳトラン
ジスタＭｌ、Ｍ２の各ゲートに入力される論理信号に従
った信号をノード２０に出力する。
データ出力ドライバ制御部１２は、差動センス増幅器（
不図示）の出力ＳＡＳ、ＳＡＳとデータ出力バッファイ
ネーブルクロックφＯＥ（以下、イネーブルクロックと
いう）を入力し、このイネーブルクロックφＯＥによっ
てイネーブルされたとき、差動センス増幅器の出力ＳＡ
Ｓ、ＳＡＳを上記２個のＮＭＯＳトランジスタＭｌ、Ｍ
２の各ゲートに入力する。
不図示）の出力ＳＡＳ、ＳＡＳとデータ出力バッファイ
ネーブルクロックφＯＥ（以下、イネーブルクロックと
いう）を入力し、このイネーブルクロックφＯＥによっ
てイネーブルされたとき、差動センス増幅器の出力ＳＡ
Ｓ、ＳＡＳを上記２個のＮＭＯＳトランジスタＭｌ、Ｍ
２の各ゲートに入力する。
第５図において、Ｌｌ、Ｌ２．Ｌ３は電源電圧供給端子
１４、データ出力端子１８、接地電圧端子１６のインダ
クタンスで、チップ基板と各端子間をワイヤボンディン
グする際に形成されるワイヤのインダクタンス成分であ
る。そして、電流１１はＮＭＯＳ）−ランジスタＭ１が
“ＯＮ″でＭ２が“ＯＦＦ”のとき流れる電流で、その
結果データ出力端子１８が論理“ハイ”となる。電流工
２は上記ＮＭＯＳトランジスタＭｌ、Ｍ２が各々” Ｏ
Ｆ Ｆ″ ’ＯＮ″のときの電流で、データ出力端子
１８を論理“ロウ”にする。
１４、データ出力端子１８、接地電圧端子１６のインダ
クタンスで、チップ基板と各端子間をワイヤボンディン
グする際に形成されるワイヤのインダクタンス成分であ
る。そして、電流１１はＮＭＯＳ）−ランジスタＭ１が
“ＯＮ″でＭ２が“ＯＦＦ”のとき流れる電流で、その
結果データ出力端子１８が論理“ハイ”となる。電流工
２は上記ＮＭＯＳトランジスタＭｌ、Ｍ２が各々” Ｏ
Ｆ Ｆ″ ’ＯＮ″のときの電流で、データ出力端子
１８を論理“ロウ”にする。
第６図は第５図のデータ出力バッファの動作を説明する
ためのタイミングチャートであり、ＤＲＡＭのＦａｓｔ
ｐａｇｅモードの例を示す。
ためのタイミングチャートであり、ＤＲＡＭのＦａｓｔ
ｐａｇｅモードの例を示す。
第６図において、ＲＡＳは列アドレスストローブ、ＣＡ
Ｓは行アドレスストローブ、φＯＥはイネーブルクロツ
タ、ＣＡは行アドレス、ＡとＢはデータ出力ドライバ制
御部１２のＡ°端子、Ｂ。
Ｓは行アドレスストローブ、φＯＥはイネーブルクロツ
タ、ＣＡは行アドレス、ＡとＢはデータ出力ドライバ制
御部１２のＡ°端子、Ｂ。
端子の出力で、ＩＩとＩ２はＮＭＯＳトランジスタＭｌ
、Ｍ２の電流である。そして、Ｄｏｕｔはデータ出力端
子１８の出力である。
、Ｍ２の電流である。そして、Ｄｏｕｔはデータ出力端
子１８の出力である。
第７図は第５図のデータ出力バッファの動作を説明する
ための、他のタイミングチャートであり、ＤＲＡＭにお
けるスタティック行モード（ｓｔａｔｉｃ ｃｏｌｕｍ
ｎ ＭＯＤＥ）の例を示す。同図における符号は、第６
図の波形に付した符号と同一である。
ための、他のタイミングチャートであり、ＤＲＡＭにお
けるスタティック行モード（ｓｔａｔｉｃ ｃｏｌｕｍ
ｎ ＭＯＤＥ）の例を示す。同図における符号は、第６
図の波形に付した符号と同一である。
先ず、第５図に示した回路をデータ出力バッファとして
内蔵するＤＲＡＭにおけるＦａｓｔ ｐａｇｅモードの
例を第６図の波形を参照して説明する。
内蔵するＤＲＡＭにおけるＦａｓｔ ｐａｇｅモードの
例を第６図の波形を参照して説明する。
いま、通常のＤＲＡＭにおいて、第６図のように列アド
レスストローブＲＡＳと行アドレスストローブＣＡＳが
アクティブロウ”となる状態で列アドレスが入力された
後、メモリセルを指定するための行アドレスが連続的に
人力されると、上記メモリセルに格納されたデータが読
出される。
レスストローブＲＡＳと行アドレスストローブＣＡＳが
アクティブロウ”となる状態で列アドレスが入力された
後、メモリセルを指定するための行アドレスが連続的に
人力されると、上記メモリセルに格納されたデータが読
出される。
行アドレスＣ０ＬＩによってセンス増幅器の出そして、
メモリセルから読出されたデータはセンス増幅器によっ
て差動増幅され増幅信号ＳＡＳ。
メモリセルから読出されたデータはセンス増幅器によっ
て差動増幅され増幅信号ＳＡＳ。
ＳＡＳとして第５図に示したデータ出力ドライバ制御部
１２に入力される。
１２に入力される。
このとき、上記データ出力ドライバ制御部１２には、第
６図の行アドレスストローブＣＡＳが非アクテイブロウ
”からアクティブハイ”に変化することにより、イネー
ブルクロックφＯＥが第６図に示すように所定の遅延を
受けて入力される。データ出力ドライバ制御部１２はイ
ネーブルクロックφＯＥの入力を受けて、センス増幅器
の出力ＳＡＳ、ＳＡＳを出力端子Ａ’ 、Ｂ’に出力す
る。
６図の行アドレスストローブＣＡＳが非アクテイブロウ
”からアクティブハイ”に変化することにより、イネー
ブルクロックφＯＥが第６図に示すように所定の遅延を
受けて入力される。データ出力ドライバ制御部１２はイ
ネーブルクロックφＯＥの入力を受けて、センス増幅器
の出力ＳＡＳ、ＳＡＳを出力端子Ａ’ 、Ｂ’に出力す
る。
力ＳＡＳ、ＳＡＳが論理“１”であると、データ出力ド
ライバ制御部１２は出力端子Ａ’ 、Ｂ’に、第６図の
ように論理“ハイ”と論理“ロウ”を各々出力してＮＭ
ＯＳトランジスタＭｌ、Ｍ２のゲートに送出する。従っ
て、ＮＭ（５］−ランジスタＭ１は“ＯＮ″、Ｍ２は“
ＯＦＦ”となり、ノード２０には上記ＮＭＯＳ トラン
ジスタＭ１のドレイン電圧が印加される。このとき、Ｎ
ＭＯＳトランジスタＭ１のドレイン端子にワイヤにて接
続された電源電圧供給端子１４から供給され、ソース端
子のノード２０に出力される電流を１１とすると、第６
図のようになる。
ライバ制御部１２は出力端子Ａ’ 、Ｂ’に、第６図の
ように論理“ハイ”と論理“ロウ”を各々出力してＮＭ
ＯＳトランジスタＭｌ、Ｍ２のゲートに送出する。従っ
て、ＮＭ（５］−ランジスタＭ１は“ＯＮ″、Ｍ２は“
ＯＦＦ”となり、ノード２０には上記ＮＭＯＳ トラン
ジスタＭ１のドレイン電圧が印加される。このとき、Ｎ
ＭＯＳトランジスタＭ１のドレイン端子にワイヤにて接
続された電源電圧供給端子１４から供給され、ソース端
子のノード２０に出力される電流を１１とすると、第６
図のようになる。
ソース端子のノード２０の電流１１は、第６図に示すよ
うにノード２０とデータ出力端子１８の間をワイヤボン
ディング接続するワイヤのインダクタンスＬ２を通じて
データ出力端子１８に出力されるので、このデータ出力
端子１８はハイインピーダンス状態２ｅから論理“ハイ
”の状態２ａとなる。このとき、電源電圧供給端子１４
のインダクタンスＬ１とデータ出力端子１８のインダク
タンスＬ２によって出力ノイズが生じ、論理“ハイ”状
態にある出力データの最初の部分が下記の式（１）のよ
うなノイズ幅を持って出力される。
うにノード２０とデータ出力端子１８の間をワイヤボン
ディング接続するワイヤのインダクタンスＬ２を通じて
データ出力端子１８に出力されるので、このデータ出力
端子１８はハイインピーダンス状態２ｅから論理“ハイ
”の状態２ａとなる。このとき、電源電圧供給端子１４
のインダクタンスＬ１とデータ出力端子１８のインダク
タンスＬ２によって出力ノイズが生じ、論理“ハイ”状
態にある出力データの最初の部分が下記の式（１）のよ
うなノイズ幅を持って出力される。
Ｌ
ＮＷ）Ｉ＝ （Ｌ１＋Ｌ２） ｌ−１・・・ （１
）ｔ 上述のように行アドレスＣ０ＬＩによってイモリセルか
らデータ“１”が読出された後に、行アドレスストロー
ブＣＡＳは第６図にように所定時間論理“ハイ”状態を
保ち、次の行アドレスＣ０Ｌ２の入力によって再びアク
ティブロウ”となる。
）ｔ 上述のように行アドレスＣ０ＬＩによってイモリセルか
らデータ“１”が読出された後に、行アドレスストロー
ブＣＡＳは第６図にように所定時間論理“ハイ”状態を
保ち、次の行アドレスＣ０Ｌ２の入力によって再びアク
ティブロウ”となる。
従って、行アドレスＣ０Ｌ２に該当する不図示のメモリ
セルからは格納されたデータが読出され、これが前述の
ようにセンス増幅器で増幅されて、第５図のデータ出力
ドライバ制御部１２に信号ＳＡＳ、ＳＡＳとして入力さ
れる。このとき、データ出力ドライバ制御回路１２には
行アドレスストローブＣＡＳの変化によるイネーブルク
ロックφＯＥが第６図のように入力され、上記行アドレ
スＣ０Ｌ２によってメモリセルから出力されるデータの
論理が“０”である場合、データ出力ドライバ制御部１
２の出力端子Ａ’ 、Ｂ’からの出力は第６図のように
なる。
セルからは格納されたデータが読出され、これが前述の
ようにセンス増幅器で増幅されて、第５図のデータ出力
ドライバ制御部１２に信号ＳＡＳ、ＳＡＳとして入力さ
れる。このとき、データ出力ドライバ制御回路１２には
行アドレスストローブＣＡＳの変化によるイネーブルク
ロックφＯＥが第６図のように入力され、上記行アドレ
スＣ０Ｌ２によってメモリセルから出力されるデータの
論理が“０”である場合、データ出力ドライバ制御部１
２の出力端子Ａ’ 、Ｂ’からの出力は第６図のように
なる。
その結果、ＮＭＯＳトランジスタＭ１はＯＦＦ″、Ｍ２
はＯＮ″となり、ＮＭＯＳトランジスタＭ１とＭ２の接
続ノード２０を通じてデータ出力端子１８から接地電圧
端子１６に第６図のように電流Ｉ２が流れる。
はＯＮ″となり、ＮＭＯＳトランジスタＭ１とＭ２の接
続ノード２０を通じてデータ出力端子１８から接地電圧
端子１６に第６図のように電流Ｉ２が流れる。
上述のＮＭＯ３トランジスタＭ２のドレインからソース
を通じて接地電圧端子１６に流れる電流■２は、データ
出力端子１８のインダクタンスＬ２と接地電圧端子１６
のインダクタンスＬ３を通るので、データ出力端子１８
は第６図の２ｂのように論理“ロウ”信号が出力される
。
を通じて接地電圧端子１６に流れる電流■２は、データ
出力端子１８のインダクタンスＬ２と接地電圧端子１６
のインダクタンスＬ３を通るので、データ出力端子１８
は第６図の２ｂのように論理“ロウ”信号が出力される
。
このとき、上記データ出力端子１８に出力される論理“
ロウ”信号も、各端子のインダクタンスＬ２．Ｌ３によ
って下記の式（２）のような幅のノイズを持って出力さ
れる。
ロウ”信号も、各端子のインダクタンスＬ２．Ｌ３によ
って下記の式（２）のような幅のノイズを持って出力さ
れる。
Ｉｚ
ＮＷＬ＝ （Ｌ２＋Ｌ３） ｌ １ ・
・・ （２）ｔ ［発明が解決しようとしている課題］ しかし、第５図のようなデータ出力バッファを持つ半導
体メモリ装置を、上述のようにサイクル時間が短いＦａ
ｓｔ Ｐａｇｅモードで動作させると、以下のような問
題が発生する。
・・ （２）ｔ ［発明が解決しようとしている課題］ しかし、第５図のようなデータ出力バッファを持つ半導
体メモリ装置を、上述のようにサイクル時間が短いＦａ
ｓｔ Ｐａｇｅモードで動作させると、以下のような問
題が発生する。
即ち、直前のサイクルのデータ出力のプリチャージ時間
が短い場合、データ出力端子１８が充分にハイインピー
ダンス電圧レベルとならない状態で、次のサイクルに新
たなデータを出力する。
が短い場合、データ出力端子１８が充分にハイインピー
ダンス電圧レベルとならない状態で、次のサイクルに新
たなデータを出力する。
従って、現在のサイクルで出力されるデータと直前のサ
イクルで出力されるデータの位相、或は電圧レベルが逆
の場合、データ出力端子１８の電圧レベルの振れが大き
くなるので、データの出力速度が相対的に遅くなる。更
にデータ出力端子１８と電源電圧供給端子１４、及び接
地電圧端子１６のインダクタンスＬ２．Ｌｌ、Ｌ３成分
によってデータ出力端子１８のノイズ幅は大きくなる。
イクルで出力されるデータの位相、或は電圧レベルが逆
の場合、データ出力端子１８の電圧レベルの振れが大き
くなるので、データの出力速度が相対的に遅くなる。更
にデータ出力端子１８と電源電圧供給端子１４、及び接
地電圧端子１６のインダクタンスＬ２．Ｌｌ、Ｌ３成分
によってデータ出力端子１８のノイズ幅は大きくなる。
次に、第５図に示したデータ出力バッファを内蔵する半
導体メモリ装置におけるスタティック行モードの例を、
第７図を参照して説明する。
導体メモリ装置におけるスタティック行モードの例を、
第７図を参照して説明する。
いま、第７図に示すように列アドレスストローブＲＡＳ
がアクティブロウ”となると、スタティック行モードの
半導体メモリには、通常の動作の場合のように列アドレ
スＲＯＷがかかる。そして、第７図のように行アドレス
Ｃ０ＬＩ、Ｃ０Ｌ２が連続的に入力され、行アドレスス
トローブ信号ＣＡＳがアクティブロウ”になると、上記
列アドレスで指定されるメモリセル（図示せず）に＼ 格納されたデータがアクセスされる。
がアクティブロウ”となると、スタティック行モードの
半導体メモリには、通常の動作の場合のように列アドレ
スＲＯＷがかかる。そして、第７図のように行アドレス
Ｃ０ＬＩ、Ｃ０Ｌ２が連続的に入力され、行アドレスス
トローブ信号ＣＡＳがアクティブロウ”になると、上記
列アドレスで指定されるメモリセル（図示せず）に＼ 格納されたデータがアクセスされる。
よって、上述のアドレス指定により読出されたメモリセ
ルのデータは、前述の如くセンス増幅器で増幅され、そ
のセンス増幅器の出力であるＳＡＳ、ＳＡＳ信号は第５
図のデータ出力ドライバ制御部１２に入力される。
ルのデータは、前述の如くセンス増幅器で増幅され、そ
のセンス増幅器の出力であるＳＡＳ、ＳＡＳ信号は第５
図のデータ出力ドライバ制御部１２に入力される。
このとき、データ出力ドライバ制御部１２には行アドレ
スストローブＣＡＳ信号によるイネーブルクロックφＯ
Ｅが所定時間遅延後入力される。
スストローブＣＡＳ信号によるイネーブルクロックφＯ
Ｅが所定時間遅延後入力される。
データ出力ドライバ制御部１２はイネーブルクロックφ
ＯＥを受け、センス増幅器の出力ＳＡＳ。
ＯＥを受け、センス増幅器の出力ＳＡＳ。
ＳＡＳを出力端子Ａ’ 、Ｂ’に出力する。
アドレスストローブＲＡＳによる行アドレスと列第７図
の行アドレスＣＡＬＬによってアクセスされるデータが
論理“ｌ”であり、行アドレスＣＡＬ２によってアクセ
スされるデータが直前のデータと位相が逆な論理“０”
である場合、データ出力ドライバ制御部１２は出力端子
Ａ’ 、Ｂ’に第７図のＡ、Ｂのようなデータを出力す
る。従って、ＮＭＯＳトランジスタＭｌとＭ２は前述の
ように動作し、第７図の３０のように初期にはハイイン
ピーダンス状態で３８と３ｂのような論理“°ｌ”と論
理“Ｏ”をデータ出力端子１８にバッファリングする。
の行アドレスＣＡＬＬによってアクセスされるデータが
論理“ｌ”であり、行アドレスＣＡＬ２によってアクセ
スされるデータが直前のデータと位相が逆な論理“０”
である場合、データ出力ドライバ制御部１２は出力端子
Ａ’ 、Ｂ’に第７図のＡ、Ｂのようなデータを出力す
る。従って、ＮＭＯＳトランジスタＭｌとＭ２は前述の
ように動作し、第７図の３０のように初期にはハイイン
ピーダンス状態で３８と３ｂのような論理“°ｌ”と論
理“Ｏ”をデータ出力端子１８にバッファリングする。
しかし、第５図のようなデータ出力バッファを持つ半導
体メモリ装置をスタティック行モードで動作させる場合
、以下のような問題が発生する。
体メモリ装置をスタティック行モードで動作させる場合
、以下のような問題が発生する。
直前の出力データと現在の出力データの位相が逆である
とき、データ出力がハイインピーダンス状態の電圧レベ
ルに戻るためのプリチャージ時間がないので、データ出
力端子１８の電圧レベルは更に大きく振れる。その結果
、データ出力端子１８がハイインピーダンス状態でデー
タが出力される場合よりアクセス速度（出力速度）が遅
（なり、電源電圧供給端子１４からデータ出力端子１８
に流れる電流１１、及びデータ出力端子１８から接地電
圧端子１６に流れる電流■２も増加してノイズ幅も太き
（なる。
とき、データ出力がハイインピーダンス状態の電圧レベ
ルに戻るためのプリチャージ時間がないので、データ出
力端子１８の電圧レベルは更に大きく振れる。その結果
、データ出力端子１８がハイインピーダンス状態でデー
タが出力される場合よりアクセス速度（出力速度）が遅
（なり、電源電圧供給端子１４からデータ出力端子１８
に流れる電流１１、及びデータ出力端子１８から接地電
圧端子１６に流れる電流■２も増加してノイズ幅も太き
（なる。
従って、本発明の目的はデータ出力バッファを持つ半導
体メモリ装置において、データ出力バッファがディスエ
ーブルされる期間に、出力データのレベルを最小限の時
間でハイインピーダンス状態の電圧レベルにする回路を
提供することである。
体メモリ装置において、データ出力バッファがディスエ
ーブルされる期間に、出力データのレベルを最小限の時
間でハイインピーダンス状態の電圧レベルにする回路を
提供することである。
［課題を解決するための手段］
上記の目的を達成するため、本発明は以下の構成を備え
る。
る。
即ち、電源電圧供給端子、接地電圧端子、データ出力端
子、そして論理“１″または論理“０′の状態を持つ増
幅信号ＳＡＳ、ＳＡＳを入力し、データ出力バッファイ
ネーブルクロックφＯＥの入力によってイネーブルされ
て上記二つの入力信号を出力するデータ出力ドライバ制
御部と、前記電源電圧供給端子と接地電圧端子との間に
２個のＮＭＯＳトランジスタが直列に接続され、前記デ
ータ出力ドライバ制御部の二つのゲート信号入力時に、
これらのゲート信号電圧を前記ＮＭＯＳ）−ランジスタ
の直列接続ノード点を通じてデータ出力端子に出力して
ドライブするドライバ手段と、 前記データ出力バッファイネーブルクロックφ０Ｅを入
力し、イネーブルクロックによってデータ出力が完了さ
れる時点で出力データ制御パルスφＤＣＰを発生する制
御パルス発生手段と、前記電源電圧供給端子、及び接地
電圧端子による所定電源電圧ＶＣＣと接地電圧Ｖ ｓｓ
との間に接続され、前記制御パルス発生手段が発生する
出力データ制御パルスφＤＣＰによりハイインピーダン
ス状態の電圧を発生して、前記データ出力端子に出力す
るハイインピーダンス電圧発生手段とから構成される。
子、そして論理“１″または論理“０′の状態を持つ増
幅信号ＳＡＳ、ＳＡＳを入力し、データ出力バッファイ
ネーブルクロックφＯＥの入力によってイネーブルされ
て上記二つの入力信号を出力するデータ出力ドライバ制
御部と、前記電源電圧供給端子と接地電圧端子との間に
２個のＮＭＯＳトランジスタが直列に接続され、前記デ
ータ出力ドライバ制御部の二つのゲート信号入力時に、
これらのゲート信号電圧を前記ＮＭＯＳ）−ランジスタ
の直列接続ノード点を通じてデータ出力端子に出力して
ドライブするドライバ手段と、 前記データ出力バッファイネーブルクロックφ０Ｅを入
力し、イネーブルクロックによってデータ出力が完了さ
れる時点で出力データ制御パルスφＤＣＰを発生する制
御パルス発生手段と、前記電源電圧供給端子、及び接地
電圧端子による所定電源電圧ＶＣＣと接地電圧Ｖ ｓｓ
との間に接続され、前記制御パルス発生手段が発生する
出力データ制御パルスφＤＣＰによりハイインピーダン
ス状態の電圧を発生して、前記データ出力端子に出力す
るハイインピーダンス電圧発生手段とから構成される。
［実施例］
以下、本発明を添付図面を参照して詳細に説明する。
第１図は本発明によるデータ出力端の電圧レベル調節回
路図である。
路図である。
同図において、反転遅延バッファ２０はイネープルクロ
ックφＯＥを反転かつ遅延し、その反転遅延バッファ２
０の出力とイネーブルクロックφＯＥは、ＮＯＲゲート
２２にて否定論理和され、出力データ制御パルスφＤＣ
Ｐが出力される。ハイインピーダンス電圧発生手段は、
ＮＯＲゲート２２の出力をバッファリングするバッファ
２４と、電源電圧Ｖｃｅと接地電圧Ｖｌｌｉどの間に直
列接続された２個のトランジスタを有し、前記バッファ
２４の出力データ制御パルスφＤＣＰによって直列接続
ノード３２からハイインピーダンス状態の電圧を出力す
る。
ックφＯＥを反転かつ遅延し、その反転遅延バッファ２
０の出力とイネーブルクロックφＯＥは、ＮＯＲゲート
２２にて否定論理和され、出力データ制御パルスφＤＣ
Ｐが出力される。ハイインピーダンス電圧発生手段は、
ＮＯＲゲート２２の出力をバッファリングするバッファ
２４と、電源電圧Ｖｃｅと接地電圧Ｖｌｌｉどの間に直
列接続された２個のトランジスタを有し、前記バッファ
２４の出力データ制御パルスφＤＣＰによって直列接続
ノード３２からハイインピーダンス状態の電圧を出力す
る。
前記イネーブルクロックφＯＥは前述の第５図のデータ
出力ドライバ制御部１２のイネーブルクロックφＯＥと
ＮＯＲゲート２２の入力端子に共通に接続され、前記ハ
イインピーダンス電圧発生手段の直列接続ノード３２は
第５図のノード２０に接続される。
出力ドライバ制御部１２のイネーブルクロックφＯＥと
ＮＯＲゲート２２の入力端子に共通に接続され、前記ハ
イインピーダンス電圧発生手段の直列接続ノード３２は
第５図のノード２０に接続される。
第１図において、ハイインピーダンス電圧発生手段は電
源電圧ＶＣＣと接地電圧Ｖｓｓとの間に２個のＮＭＯＳ
トランジスタＭ３．Ｍ４がノード３２を介して直列に接
続され、これらＮＭＯＳトランジスタＭ３．Ｍ４の各ゲ
ートにはバッファ２４の出力データ制御パルスφＤＣＰ
が入力される。
源電圧ＶＣＣと接地電圧Ｖｓｓとの間に２個のＮＭＯＳ
トランジスタＭ３．Ｍ４がノード３２を介して直列に接
続され、これらＮＭＯＳトランジスタＭ３．Ｍ４の各ゲ
ートにはバッファ２４の出力データ制御パルスφＤＣＰ
が入力される。
第２図は第１図に示した回路の一部分の動作波形であり
、φＯＥはイネーブルクロック、φＯＥはイネーブルク
ロックの反転遅延クロック、φＤＣＰはＮＯＲゲート２
２の出力データ制御パルスである。
、φＯＥはイネーブルクロック、φＯＥはイネーブルク
ロックの反転遅延クロック、φＤＣＰはＮＯＲゲート２
２の出力データ制御パルスである。
第３図は第１図の回路の動作をＤＲＡＭのＦａｓｔＰａ
ｇｅモードの例で説明するためのタイミングチャートで
ある。
ｇｅモードの例で説明するためのタイミングチャートで
ある。
第３図において、ＲＡＳは列アドレスストローブ、ＣＡ
Ｓは行アドレスストローブ、ＡＤＤはアドレス、φＯＥ
はイネーブルクロック、ＡとＢはデータ８力ドライバ制
御部１２の出力、工１とＩ２はＮＭＯＳトランジスタＭ
ｌ、Ｍ２の動作電流であり、φＤＣＰは出力データ制御
パルス、Ｄｏｕｔはデータ出力端子１８の出力である。
Ｓは行アドレスストローブ、ＡＤＤはアドレス、φＯＥ
はイネーブルクロック、ＡとＢはデータ８力ドライバ制
御部１２の出力、工１とＩ２はＮＭＯＳトランジスタＭ
ｌ、Ｍ２の動作電流であり、φＤＣＰは出力データ制御
パルス、Ｄｏｕｔはデータ出力端子１８の出力である。
第４図は第１図の回路の動作をＤＲＡＭのスタティック
行モードの例で説明するためのタイミングチャートであ
る。第４図における符号は第３図と同一である。
行モードの例で説明するためのタイミングチャートであ
る。第４図における符号は第３図と同一である。
以下、本発明の実施例である第４図に示した回路の動作
を第１図〜第４図を参照して説明する。
を第１図〜第４図を参照して説明する。
まず、第１図に示した回路を有する半導体メモリ装置の
Ｆａｓｔ Ｐａｇｅモードでの動作例を第３図を参照し
て説明する。
Ｆａｓｔ Ｐａｇｅモードでの動作例を第３図を参照し
て説明する。
いま、第１図に示した回路を有する半導体メモリ装置に
、第３図のアドレスＡＤＤと列アドレスストローブＲＡ
Ｓと行アドレスストローブＣＡＳが入力されると、第６
図において説明したように所定の行と列とに対応して配
列されたメモリセルに格納されたデータが読出される。
、第３図のアドレスＡＤＤと列アドレスストローブＲＡ
Ｓと行アドレスストローブＣＡＳが入力されると、第６
図において説明したように所定の行と列とに対応して配
列されたメモリセルに格納されたデータが読出される。
このようにメモリセルから読出されたデータは、センス
増幅器で増幅されてデータ出力ドライバ制御部１２に入
力される。このとき、データ出力ドライバ制御部１２に
は第３図に示すように、行アドレスストローブＣＡＳの
変化によるイネーブルクロックφＯＥが所定の遅延を受
けて入力され、同時にイネーブルクロックφＯＥは反転
遅延バッファ２ｏ、及びＮＯＲゲート２２にも入力され
る。第３図のアドレスＡＤＤの行アドレスＣ０Ｌ１の指
定によってメモリセルから読出されたデータが論理“１
”である場合、データ出力ドライバ制御部１２の端子Ａ
°のみが第３図のように論理”ハイ”となる。よって、
ＮＭＯＳトランジスタＭ１のみが“ＯＮ”となり、接続
ノード２０には第３図のような電流■１が流れる。これ
によってハイインピーダンス状態の電圧（第３図の６Ｃ
）を有するデータ出力端子１８は、第３図の６ａのよう
に論理“ハイ“となる。
増幅器で増幅されてデータ出力ドライバ制御部１２に入
力される。このとき、データ出力ドライバ制御部１２に
は第３図に示すように、行アドレスストローブＣＡＳの
変化によるイネーブルクロックφＯＥが所定の遅延を受
けて入力され、同時にイネーブルクロックφＯＥは反転
遅延バッファ２ｏ、及びＮＯＲゲート２２にも入力され
る。第３図のアドレスＡＤＤの行アドレスＣ０Ｌ１の指
定によってメモリセルから読出されたデータが論理“１
”である場合、データ出力ドライバ制御部１２の端子Ａ
°のみが第３図のように論理”ハイ”となる。よって、
ＮＭＯＳトランジスタＭ１のみが“ＯＮ”となり、接続
ノード２０には第３図のような電流■１が流れる。これ
によってハイインピーダンス状態の電圧（第３図の６Ｃ
）を有するデータ出力端子１８は、第３図の６ａのよう
に論理“ハイ“となる。
上述の出力状態で行アドレスストローブＣＡＳが論理”
ハイ”に遷移されてプリチャージサイクルが開始される
と、イネーブルクロックφＯＥは第３図のように論理“
ロウ”となり、これによってデータ出力ドライバ制御部
１２はディスエーブルとなり出力端子Ａ°の出力も論理
“ロウ°°となる。このとき、ＮＯＲゲート２２はイネ
ーブルクロックφＯＥとイネーブルクロックφＯＥを反
転遅延した反転遅延バッファ２０の出力とを入力し、そ
の出力は第３図に示すように論理“ハイ”の出力データ
制御パルスφＤＣＰどなる。前記出力データ制御パルス
φＤＣＰはバッファ２４によってバッファリングされ、
ＮＭＯＳトランジスタＭ３．Ｍ４の各ゲートに印加され
る。
ハイ”に遷移されてプリチャージサイクルが開始される
と、イネーブルクロックφＯＥは第３図のように論理“
ロウ”となり、これによってデータ出力ドライバ制御部
１２はディスエーブルとなり出力端子Ａ°の出力も論理
“ロウ°°となる。このとき、ＮＯＲゲート２２はイネ
ーブルクロックφＯＥとイネーブルクロックφＯＥを反
転遅延した反転遅延バッファ２０の出力とを入力し、そ
の出力は第３図に示すように論理“ハイ”の出力データ
制御パルスφＤＣＰどなる。前記出力データ制御パルス
φＤＣＰはバッファ２４によってバッファリングされ、
ＮＭＯＳトランジスタＭ３．Ｍ４の各ゲートに印加され
る。
従って、前記出力データ制御パルスφＤＣＰが論理“ハ
イ”である間は、ＮＭＯＳトランジスタＭ３．Ｍ４が同
時に“オン”となり、これによってＮＭＯＳトランジス
タＭ３のドレインからＮＭＯＳトランジスタＭ４のソー
スに直流電流が流れる。よって、ＮＭＯＳトランジスタ
Ｍ３とＭ４のオン抵抗の比に基づき、データ出力端子１
８の電圧レベルがハイインピーダンスの電圧レベルに達
する。
イ”である間は、ＮＭＯＳトランジスタＭ３．Ｍ４が同
時に“オン”となり、これによってＮＭＯＳトランジス
タＭ３のドレインからＮＭＯＳトランジスタＭ４のソー
スに直流電流が流れる。よって、ＮＭＯＳトランジスタ
Ｍ３とＭ４のオン抵抗の比に基づき、データ出力端子１
８の電圧レベルがハイインピーダンスの電圧レベルに達
する。
このように、行アドレスストローブＣＡＳのプリチャー
ジ時間が短くても、行アドレスストローブＣＡＳがアク
ティブ状態に入る前にデータ出力端子１８の電圧レベル
は通常のハイインピーダンスレベルとなる。
ジ時間が短くても、行アドレスストローブＣＡＳがアク
ティブ状態に入る前にデータ出力端子１８の電圧レベル
は通常のハイインピーダンスレベルとなる。
データの出力が、アクティブサイクルが論理“Ｏ”で出
力されるとき、出力電圧の振れ幅が減少するのでデータ
アクセス速度が速くなり、出力端の雑音も抑制される。
力されるとき、出力電圧の振れ幅が減少するのでデータ
アクセス速度が速くなり、出力端の雑音も抑制される。
以下、第１図に示した回路を内蔵する半導体装置でのス
タティック行モードの例を第４図のタイミングチャート
を参照して説明する。
タティック行モードの例を第４図のタイミングチャート
を参照して説明する。
いま、第４図のように列アドレスＲＡＳがアクティブロ
ウ”となると、スタティック行モードの半導体メモリ装
置は、通常の場合のように列アドレスＲＯＷをストロー
ブする。そして、第４図のように行アドレスＣ０ＬＩ、
Ｃ０Ｌ２が連続的に入力され、行アドレスストローブ信
号ＣＡＳがアクティブ０ロウ”になると列アドレススト
ローブＲＡＳに対応した列アドレスと行アドレスの指定
によってメモリセルに格納されたデータがアクセスされ
る。
ウ”となると、スタティック行モードの半導体メモリ装
置は、通常の場合のように列アドレスＲＯＷをストロー
ブする。そして、第４図のように行アドレスＣ０ＬＩ、
Ｃ０Ｌ２が連続的に入力され、行アドレスストローブ信
号ＣＡＳがアクティブ０ロウ”になると列アドレススト
ローブＲＡＳに対応した列アドレスと行アドレスの指定
によってメモリセルに格納されたデータがアクセスされ
る。
よって、上記アドレス指定によってメモリセルから読出
されたデータは、第５図で説明したようにセンス増幅器
によって増幅され、センス増幅器ビーダンス状態から７
ａのような論理“ハイ”状からのＳＡＳ、ＳＡＳ出力信
号は第１図のデータ出力ドライバ制御部１２に入力され
る。そして、データ８カドライバ制御回路１２には行ア
ドレスストローブＣＡＳ信号に対応したイネーブルクロ
ックφＯＥが所定時間遅延されて入力される。
されたデータは、第５図で説明したようにセンス増幅器
によって増幅され、センス増幅器ビーダンス状態から７
ａのような論理“ハイ”状からのＳＡＳ、ＳＡＳ出力信
号は第１図のデータ出力ドライバ制御部１２に入力され
る。そして、データ８カドライバ制御回路１２には行ア
ドレスストローブＣＡＳ信号に対応したイネーブルクロ
ックφＯＥが所定時間遅延されて入力される。
イネーブルクロックφＯＥを入力するデータ出力ドライ
バ制御部１２は、センス増幅器の出力ＳＡＳ、ＳＡＳを
イネーブルクロックψＯＥに従い出力端子Ａ’ 、Ｂ’
に出力する。従って、行アドレスＣ０ＬＩの指定によっ
て読出されたデータは、イネーブルクロックφＯＥによ
ってＮＭＯＳトランジスタＭ１とＭ２のゲートに入力さ
れ、出力り。ＬＩＴは第４図に示すように７０のハイイ
ン態に変化する。
バ制御部１２は、センス増幅器の出力ＳＡＳ、ＳＡＳを
イネーブルクロックψＯＥに従い出力端子Ａ’ 、Ｂ’
に出力する。従って、行アドレスＣ０ＬＩの指定によっ
て読出されたデータは、イネーブルクロックφＯＥによ
ってＮＭＯＳトランジスタＭ１とＭ２のゲートに入力さ
れ、出力り。ＬＩＴは第４図に示すように７０のハイイ
ン態に変化する。
一方、アクティブ゛ロウ”状態の行アドレスストローブ
ＣＡＳによって発生されたイネーブルクロックφＯＥは
、反転遅延バッファー２０、及びＮＯＲゲート２２に入
力される。行アドレスＣ０Ｌ１によるデータが出力され
ている間、最初の行アドレスＣ０ＬＩが次の行アドレス
Ｃ０Ｌ２に変化すると、イネーブルクロックφＯＥは論
理“ロウ”に落ちる。同時に、ＮＯＲゲート２２からは
第４図のように前述のＦａｓｔ Ｐａｇｅモードと同様
に出力データ制御パルスφＤＣＰが生成される。
ＣＡＳによって発生されたイネーブルクロックφＯＥは
、反転遅延バッファー２０、及びＮＯＲゲート２２に入
力される。行アドレスＣ０Ｌ１によるデータが出力され
ている間、最初の行アドレスＣ０ＬＩが次の行アドレス
Ｃ０Ｌ２に変化すると、イネーブルクロックφＯＥは論
理“ロウ”に落ちる。同時に、ＮＯＲゲート２２からは
第４図のように前述のＦａｓｔ Ｐａｇｅモードと同様
に出力データ制御パルスφＤＣＰが生成される。
更に、行Ａ Ｔ Ｄ （Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ
ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｉｏｎ）を利用し
て、行アドレスの変動に対応してイネーブルクロックφ
ＯＥを容易に所定時間論理“ロウ”にできる。従って、
行アドレスストローブＣＡＳのプリチャージ時間がない
スタティック行モードにおいては、行アドレスが変化す
る毎に出力データ制御パルスφＤＣＰがＮＯＲゲート２
２から出力され、これがバッファ２４を介してＮＭＯＳ
トランジスタＭ３．Ｍ４の各ゲートに人力される。
ＴｒａｎｓｉｔｉｏｎＤｅｔｅｃｔｉｏｎ）を利用し
て、行アドレスの変動に対応してイネーブルクロックφ
ＯＥを容易に所定時間論理“ロウ”にできる。従って、
行アドレスストローブＣＡＳのプリチャージ時間がない
スタティック行モードにおいては、行アドレスが変化す
る毎に出力データ制御パルスφＤＣＰがＮＯＲゲート２
２から出力され、これがバッファ２４を介してＮＭＯＳ
トランジスタＭ３．Ｍ４の各ゲートに人力される。
出力データ制御パルスφＥＣＰが論理“ハイ”の間は、
ＮＭＯＳトランジスタＭ３．Ｍ４が同時にオンして電源
電圧Ｖｃｃと接地電圧Ｖ。どの間に直流電流パスが形成
される。これにより、トランジスタＭ３．Ｍ４のオン抵
抗の比によって出力端子１８の電圧レベルは第４図のよ
うにハイインピーダンスの電圧レベルになる。
ＮＭＯＳトランジスタＭ３．Ｍ４が同時にオンして電源
電圧Ｖｃｃと接地電圧Ｖ。どの間に直流電流パスが形成
される。これにより、トランジスタＭ３．Ｍ４のオン抵
抗の比によって出力端子１８の電圧レベルは第４図のよ
うにハイインピーダンスの電圧レベルになる。
よって、新たな行アドレス指定により読出されたデータ
がデータ出力端子１８に出力されるときには、出力レベ
ルＤ。ｌＪアカｊハイインピーダンスの電圧レベルで変
化するので、プリチャージ時間なしに出力されるデータ
が直前の出力データと位相が逆であっても電圧の振れ幅
が狭く、小ノイズのデータを高速に出力できる。
がデータ出力端子１８に出力されるときには、出力レベ
ルＤ。ｌＪアカｊハイインピーダンスの電圧レベルで変
化するので、プリチャージ時間なしに出力されるデータ
が直前の出力データと位相が逆であっても電圧の振れ幅
が狭く、小ノイズのデータを高速に出力できる。
［発明の効果］
上述のように、本発明はデータ出力イネーブルクロック
を利用して出力データ制御パルスを生成し、半導体メモ
リ装置の出力端子の電圧レベルが直前のデータの電圧レ
ベルから所定の時間内にハイインピーダンスの電圧レベ
ルに戻るように制御できるので、出力ノイズが小さ（、
高速なデータ出力が可能となる。
を利用して出力データ制御パルスを生成し、半導体メモ
リ装置の出力端子の電圧レベルが直前のデータの電圧レ
ベルから所定の時間内にハイインピーダンスの電圧レベ
ルに戻るように制御できるので、出力ノイズが小さ（、
高速なデータ出力が可能となる。
第１図は本発明の実施例に係る半導体メモリ装置の出力
端電圧レベル調節回路の回路図、第２図は第１図に示し
た回路の一部分の動作波形を示すタイミングチャート、 第３図、及び第４図は第１図に示した回路のタイミング
チャート、 第５図は従来の半導体メモリ装置におけるデータ出力バ
ッファの回餡図、 第６図、及び第７図は第５図に示した回路のタイミング
チャートである。 図中、１２・・・データ出力ドライバ制御部、１４・・
・電源電圧供給端子、１６・・・接地電圧端子、１８・
・・データ出力端子、２０・・・反転遅延バッファ、２
２・・・ＮＯＲゲート、２４・・・バッファ、Ｍｌ、Ｍ
２．Ｍ３．Ｍ４・・・ＮＭＯＳトランジスタである。 Ｊ［５
端電圧レベル調節回路の回路図、第２図は第１図に示し
た回路の一部分の動作波形を示すタイミングチャート、 第３図、及び第４図は第１図に示した回路のタイミング
チャート、 第５図は従来の半導体メモリ装置におけるデータ出力バ
ッファの回餡図、 第６図、及び第７図は第５図に示した回路のタイミング
チャートである。 図中、１２・・・データ出力ドライバ制御部、１４・・
・電源電圧供給端子、１６・・・接地電圧端子、１８・
・・データ出力端子、２０・・・反転遅延バッファ、２
２・・・ＮＯＲゲート、２４・・・バッファ、Ｍｌ、Ｍ
２．Ｍ３．Ｍ４・・・ＮＭＯＳトランジスタである。 Ｊ［５
Claims (5)
- （１）半導体メモリ装置のデータ出力端電圧を調節する
回路であり、 電源電圧供給端子と、 接地電圧端子と、 データ出力端子と、 論理“１”または論理“０”の状態を持つ感知増幅信号
を入力し、イネーブルクロックの入力に対応して前記入
力信号を出力するデータ出力ドライバ制御部と、 前記電源電圧供給端子と前記接地電圧端子の間に接続さ
れ、前記データ出力ドライバ制御部からの信号の論理に
従つた電圧を前記データ出力端子に出力するドライバ手
段と、 前記イネーブルクロックを入力し、イネーブルクロック
によるデータ出力が完了する時点で出力データ制御パル
スを発生する制御パルス発生手段と、 前記電源電圧供給端子と前記接地電圧端子との間に接続
され、前記出力データ制御パルスの入力によつてハイイ
ンピーダンス状態の電圧を発生して前記データ出力端子
に出力するハイインピーダンス電圧発生手段 とを備え、前記データ出力端子の電圧レベルを直前のデ
ータ出力による電圧レベルからハイインピーダンス状態
の電圧レベルとなるように制御することを特徴とする半
導体メモリ装置のデータ出力端電圧レベル調節回路。 - （２）前記制御パルス発生手段は、 前記イネーブルクロックを反転し、かつ所定時間遅延さ
せる反転遅延バッファと、 前記反転遅延バッファの出力と前記イネーブルクロック
とを否定論理和（ＮＯＲ）して、所定時間、所定の論理
状態を維持する出力データ制御パルスを発生する手段と
、 前記出力データ制御パルスをバッファリングし、前記ハ
イインピーダンス電圧発生手段にハイインピーダンス状
態の電圧レベル制御信号として出力するバッファ手段 とを有することを特徴とする請求項第１項に記載の半導
体メモリ装置のデータ出力端電圧レベル調節回路。 - （３）前記バッファ手段へのイネーブルクロックは、行
アドレスの変化に対応して所定時間アクティブな論理状
態に推移し、前記データ出力ドライバ制御部をディスエ
ーブルすることを特徴とする請求項第２項に記載の半導
体メモリ装置のデータ出力端電圧レベル調節回路。 - （４）前記ハイインピーダンス電圧発生手段は直列に接
続された２個のＮＭＯＳトランジスタで構成され、その
接続点が前記データ出力端子に接続され、前記ＮＭＯＳ
トランジスタは電源電圧と接地電圧の間に接続されて前
記制御パルス発生手段からの出力データ制御パルスが入
力されると同時に導通し、前記電源電圧供給端子と接地
電圧端子との間に直流電流パスを形成して前記２個のＮ
ＭＯＳトランジスタのオン抵抗の比によつて決まるハイ
インピーダンス状態の電圧を前記データ出力端子に出力
することを特徴とする請求項第１項、または第２項に記
載の半導体メモリ装置のデータ出力端電圧レベル調節回
路。 - （５）前記ドライバ手段は、電源電圧供給端子と接地電
圧端子との間に直列に接続された２個のＮＭＯＳトラン
ジスタを有することを特徴とする請求項第１項に記載の
半導体メモリ装置のデータ出力端電圧レベル調節回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR7068/1989 | 1989-05-26 | ||
| KR1019890007068A KR920000962B1 (ko) | 1989-05-26 | 1989-05-26 | 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH035989A true JPH035989A (ja) | 1991-01-11 |
| JPH07118194B2 JPH07118194B2 (ja) | 1995-12-18 |
Family
ID=19286498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056766A Expired - Lifetime JPH07118194B2 (ja) | 1989-05-26 | 1990-03-09 | 半導体メモリ装置のデータ出力端電圧レベル調節回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5060196A (ja) |
| JP (1) | JPH07118194B2 (ja) |
| KR (1) | KR920000962B1 (ja) |
| DE (1) | DE4003690C2 (ja) |
| FR (1) | FR2647581B1 (ja) |
| GB (1) | GB2231988B (ja) |
Cited By (1)
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| JP3400824B2 (ja) | 1992-11-06 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| DE19512613C2 (de) * | 1995-04-05 | 2001-01-18 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur Regelung der Empfindlichkeit |
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