JPH0147064B2 - - Google Patents
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- Publication number
- JPH0147064B2 JPH0147064B2 JP58051218A JP5121883A JPH0147064B2 JP H0147064 B2 JPH0147064 B2 JP H0147064B2 JP 58051218 A JP58051218 A JP 58051218A JP 5121883 A JP5121883 A JP 5121883A JP H0147064 B2 JPH0147064 B2 JP H0147064B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- pulse
- timing
- waveform
- Prior art date
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- Expired
Links
- 230000000630 rising effect Effects 0.000 claims description 13
- 239000000284 extract Substances 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 claims 3
- 238000000926 separation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はコ・デイレクシヨナル64Kb／ｓイン
ターフエース回路に関する。
ターフエース回路に関する。
従来、コ・デイレクシヨナル64Kb／ｓインタ
ーフエース回路において64Kb／ｓデータと
64Kb／ｓタイミング及び8Kb／ｓタイミングと
の分離、抽出は、入力バイポーラ信号を正極性パ
ルスと負極性パルスに分離して波形の立上りを検
出し、該64Kb／ｓタイミングとDPLL回路出力
の64Kb／ｓタイミングとを比較、DPLLを同期
させ、このDPLL回路出力の64Kb／ｓタイミン
グを使つて64Kb／ｓデータを判読し、8Kb／ｓ
タイミングを抽出していた。
ーフエース回路において64Kb／ｓデータと
64Kb／ｓタイミング及び8Kb／ｓタイミングと
の分離、抽出は、入力バイポーラ信号を正極性パ
ルスと負極性パルスに分離して波形の立上りを検
出し、該64Kb／ｓタイミングとDPLL回路出力
の64Kb／ｓタイミングとを比較、DPLLを同期
させ、このDPLL回路出力の64Kb／ｓタイミン
グを使つて64Kb／ｓデータを判読し、8Kb／ｓ
タイミングを抽出していた。
従来用いられてきたこの回路は、DPLL回路を
必要とするため回路は複雑で、また同期引き込み
までの時間が長くかかるものであつた。
必要とするため回路は複雑で、また同期引き込み
までの時間が長くかかるものであつた。
本発明の目的はDPLL回路を持たないより簡単
な回路構成で、コ・デイレクシヨナル64Kb／ｓ
インターフエース回路の信号より64Kb／ｓデー
タと64Kb／ｓタイミング及び8Kb／ｓタイミン
グを分離、抽出し、かつ同期引込み時間の短いイ
ンターフエース回路を提供することにある。
な回路構成で、コ・デイレクシヨナル64Kb／ｓ
インターフエース回路の信号より64Kb／ｓデー
タと64Kb／ｓタイミング及び8Kb／ｓタイミン
グを分離、抽出し、かつ同期引込み時間の短いイ
ンターフエース回路を提供することにある。
本発明は、コ・デイレクシヨナル64Kb／ｓイ
ンターフエース回路において、受信符号が１，
０，１，０であつた場合は、波形の立上り変化
点、受信符号が１，１，０，０であつた場合は、
波形の立上り、立下りの両変化点を受信波形から
検出することによつて64Kb／ｓのタイミングが
抽出され、また、コ・デイレクシヨナル64Kb／
ｓインターフエースにおいて伝送されるバイポー
ラ波形の正極性パルスの立下り変化点を立上りと
し、負極性パルスの立上り変化点を立下りとする
パルス及び負極性パルスの立下り変化点を立上り
とし、正極性パルスの立上り変化点を立下りとす
るパルスが作られ、両パルス論理和により得られ
たパルスを上記64Kb／ｓのタイミングで判読す
ることにより8Kb／ｓタイミングが得られること
を特徴とするものである。
ンターフエース回路において、受信符号が１，
０，１，０であつた場合は、波形の立上り変化
点、受信符号が１，１，０，０であつた場合は、
波形の立上り、立下りの両変化点を受信波形から
検出することによつて64Kb／ｓのタイミングが
抽出され、また、コ・デイレクシヨナル64Kb／
ｓインターフエースにおいて伝送されるバイポー
ラ波形の正極性パルスの立下り変化点を立上りと
し、負極性パルスの立上り変化点を立下りとする
パルス及び負極性パルスの立下り変化点を立上り
とし、正極性パルスの立上り変化点を立下りとす
るパルスが作られ、両パルス論理和により得られ
たパルスを上記64Kb／ｓのタイミングで判読す
ることにより8Kb／ｓタイミングが得られること
を特徴とするものである。
次に本発明の実施例を第１図に示す。第２図ａ
のコ・デイレクシヨナル64Kb／ｓインターフエ
ース回路のバイポーラ信号を正極・負極分離回路
１で正極性パルス（第２図ｂ）と負極性パルス
（第２図ｃ）に分離し、該２種のパルスよりコ・
デイレクシヨナル64Kb／ｓインターフエース回
路のユニポーラ信号（第２図ｄ）を得る。第２図
ｄの信号の立下りが第１図の遅延回路３、インバ
ータ回路４、ナンド回路５により抽出され（第２
図ｅ）16分周回路７のロードパルスとなる。
2048KHzを発振する外部基準クロツク回路６の出
力を16分周回路７は該ロードパルスで与えられた
時刻より４回あるいは20回計数後第２図ｆを出力
する。信号線ｆ上の信号はフリツプフロツプ８及
びインバータ回路１９により２分周され64KHzの
クロツクを得る（第２図ｇ）。
のコ・デイレクシヨナル64Kb／ｓインターフエ
ース回路のバイポーラ信号を正極・負極分離回路
１で正極性パルス（第２図ｂ）と負極性パルス
（第２図ｃ）に分離し、該２種のパルスよりコ・
デイレクシヨナル64Kb／ｓインターフエース回
路のユニポーラ信号（第２図ｄ）を得る。第２図
ｄの信号の立下りが第１図の遅延回路３、インバ
ータ回路４、ナンド回路５により抽出され（第２
図ｅ）16分周回路７のロードパルスとなる。
2048KHzを発振する外部基準クロツク回路６の出
力を16分周回路７は該ロードパルスで与えられた
時刻より４回あるいは20回計数後第２図ｆを出力
する。信号線ｆ上の信号はフリツプフロツプ８及
びインバータ回路１９により２分周され64KHzの
クロツクを得る（第２図ｇ）。
第１図のフリツプフロツプ回路１０，１１及び
インバータ回路８，９によりバイポーラ信号の負
極性パルス（第２図ｃ）の立下り時点に立上り、
正極性パルス（第２図ｂ）の立上り時点に立下る
パルスが信号線ｈに得られる。またフリツプフロ
ツプ回路１２，１３及びインバータ回路８，９に
よりバイポーラ信号の正極性パルス（第２図ｂ）
の立下りを立上りとし、負極性パルス（第２図
ｃ）の立上りを立下りとするパルスが信号線ｉに
得られる。ノア回路１４にて作られる信号線ｈ及
びｉ上の信号の論理和出力（第２図ｊ）をフリツ
プフロツプ回路２０において受信信号より抽出さ
れた64KHzのクロツクにて判読することにより信
号線ｋに8KHzのクロツクが得られる（第２図
ｋ）。また、第１図の遅延回路１５、インバータ
回路１６及びオア回路１７はフリツプフロツプ回
路１８のリセツト信号ｌを作成し（第２図ｌ）
64KHzのクロツクの立上り変化点が受信信号の受
信データの符号変化点より常に一定の位相差を持
つて得られるように制御している。
インバータ回路８，９によりバイポーラ信号の負
極性パルス（第２図ｃ）の立下り時点に立上り、
正極性パルス（第２図ｂ）の立上り時点に立下る
パルスが信号線ｈに得られる。またフリツプフロ
ツプ回路１２，１３及びインバータ回路８，９に
よりバイポーラ信号の正極性パルス（第２図ｂ）
の立下りを立上りとし、負極性パルス（第２図
ｃ）の立上りを立下りとするパルスが信号線ｉに
得られる。ノア回路１４にて作られる信号線ｈ及
びｉ上の信号の論理和出力（第２図ｊ）をフリツ
プフロツプ回路２０において受信信号より抽出さ
れた64KHzのクロツクにて判読することにより信
号線ｋに8KHzのクロツクが得られる（第２図
ｋ）。また、第１図の遅延回路１５、インバータ
回路１６及びオア回路１７はフリツプフロツプ回
路１８のリセツト信号ｌを作成し（第２図ｌ）
64KHzのクロツクの立上り変化点が受信信号の受
信データの符号変化点より常に一定の位相差を持
つて得られるように制御している。
本発明によつて、DPLL回路を用いた回路より
簡単な回路構成でタイミング抽出回路が実現でき
る。またDPLL回路では同期引込み時間が一般に
長く、この間に入力されるデータは誤つて検出さ
れる可能性が非常に大きいのに対し、本発明の回
路では同期引込み時間に相当する時間が最長で約
130μsecと短かいため、障害復帰時等のデータの
欠落を少なくできる。
簡単な回路構成でタイミング抽出回路が実現でき
る。またDPLL回路では同期引込み時間が一般に
長く、この間に入力されるデータは誤つて検出さ
れる可能性が非常に大きいのに対し、本発明の回
路では同期引込み時間に相当する時間が最長で約
130μsecと短かいため、障害復帰時等のデータの
欠落を少なくできる。
第１図は本発明の実施例を示す回路図、第２図
は第１図動作を示す波形図である。 １……正極・負極分離回路、２，１４……ノア
回路、３，１５……遅延回路、４，８，９，１
６，１９……インバータ回路、５……ナンド回
路、６……外部基準クロツク回路、７……16分周
回路、１０，１１，１２，１３，１８，２０……
フリツプフロツプ回路。
は第１図動作を示す波形図である。 １……正極・負極分離回路、２，１４……ノア
回路、３，１５……遅延回路、４，８，９，１
６，１９……インバータ回路、５……ナンド回
路、６……外部基準クロツク回路、７……16分周
回路、１０，１１，１２，１３，１８，２０……
フリツプフロツプ回路。
Claims (1)
- １ ２値符号「１」を１，１，０，０，２値符号
「０」を１，０，１，０を符号化し、バイポーラ
信号にて64Kb／s2進信号を送信、受信し、かつ
該バイポーラ信号にバイポーラバイオレーシヨン
をほどこすことにより該64Kb／ｓ信号に8Kb／
ｓタイミング信号を重畳して送信、受信するイン
ターフエース回路において、伝送符号１，０，
１，０においては波形の立上り又は立下り変化点
のいずれか一方、伝送符号１，１，０，０におい
ては波形の立上り、立下り変化点の両方を検出す
ることにより受信信号から64Kb／ｓタイミング
を抽出し、かつ、受信バイポーラ波形の正極性パ
ルスの変化点により立上り負極性パルスの変化点
により立下るパルス及び負極性パルスの変化点に
より立上り正極性パルスの変化点により立下るパ
ルスの論理和により得られる波形を受信波形より
抽出された上記64Kb／ｓタイミングにより読む
ことにより受信波形に重畳された8Kb／ｓタイミ
ングを抽出することを特徴とするインターフエー
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051218A JPS59176943A (ja) | 1983-03-26 | 1983-03-26 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051218A JPS59176943A (ja) | 1983-03-26 | 1983-03-26 | インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176943A JPS59176943A (ja) | 1984-10-06 |
| JPH0147064B2 true JPH0147064B2 (ja) | 1989-10-12 |
Family
ID=12880781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051218A Granted JPS59176943A (ja) | 1983-03-26 | 1983-03-26 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176943A (ja) |
-
1983
- 1983-03-26 JP JP58051218A patent/JPS59176943A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176943A (ja) | 1984-10-06 |
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