JPH0147065B2 - - Google Patents
Info
- Publication number
- JPH0147065B2 JPH0147065B2 JP58072715A JP7271583A JPH0147065B2 JP H0147065 B2 JPH0147065 B2 JP H0147065B2 JP 58072715 A JP58072715 A JP 58072715A JP 7271583 A JP7271583 A JP 7271583A JP H0147065 B2 JPH0147065 B2 JP H0147065B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- circuit
- time width
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4902—Pulse width modulation; Pulse position modulation
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、単位時間幅Ｔの第１レベルを時間
幅Ｔの第２レベルをはさんで２回繰り返される波
形及び時間幅3Tの第１レベルの波形のそれぞれ
に対し、時間幅Ｔの第２レベルを伴う全時間幅
4TのRZ信号を二値論理のそれぞれ一方の論理値
及び他方の論理値として用いたシリアルデータ入
力を、通常の回路で０，１判定が可能なNRZパ
ルス信号に変換するためのシリアルデータ読取回
路に関する。
幅Ｔの第２レベルをはさんで２回繰り返される波
形及び時間幅3Tの第１レベルの波形のそれぞれ
に対し、時間幅Ｔの第２レベルを伴う全時間幅
4TのRZ信号を二値論理のそれぞれ一方の論理値
及び他方の論理値として用いたシリアルデータ入
力を、通常の回路で０，１判定が可能なNRZパ
ルス信号に変換するためのシリアルデータ読取回
路に関する。
従来、シリアルデータ伝送では、第１，２，３
図に示すように定義された１及び０信号を、それ
ぞれの図に示すように組合せて行つている。この
うち第１図は、所定の時間幅の中で、たとえばハ
イレベルの磁化が前半にあるか後半にあるかで、
二値論理の０（第１図ａ）もしくは１（第１図ｂ）
に対応させて、第１図ｃのように組合わせるもの
で、磁気テープを信号媒体とする場合の基本的な
方式である。第２図は、単位時間幅Ｔの第１レベ
ル及び時間幅2Tの第１レベルにそれぞれ時間幅
Ｔの第２レベルを伴つたものを、二値論理の０
（第２図ａ）もしくは１（第２図ｂ）に対応させた
もので、一般に用いられている方式である。第３
図は、IBM社が考案し一般に普及している方式
で、二値論理の０及び１はそれぞれ所定の時間幅
中の前1/4が第１レベルで後3/4が第２レベルのも
の（第３図ａ）及び前3/4が第１レベルで後1/4が
第２レベルのもの（第３図ｂ）に対応させられて
いる。第１図の場合は、データ信号が始まること
を表すためのスタートパルス信号を、たとえば第
４図のように、データ中には現れない特定のパタ
ーンとしてデータとの区別をしなければならない
ので、長いスタートパルス信号とならざるを得な
いという欠点がある。また、長いスタートパルス
信号の判定には特別の回路が必要となり、それだ
け回路が複雑になつてしまう。第２図の場合に
は、データ全体の長さが送信内容に左右され長く
なつたり短くなつたりする欠点がある（第２図ｃ
参照）。第３図の場合には、この信号をたとえば
高層建築の各室の火災発生の有無の自動監視に用
いる場合〔たとえば、「火災報知設備に係る技術
上の規格を定める省令（昭和52年11月１日施行）」
では、監視対象一巡の電子走査の開始から完了ま
での自動監視に要する時間を５秒以内と定めてあ
る〕、各室検出器からのデータは二値論理信号に
同期して返信されるのが普通であるため、時間幅
4Tの間に１ビツトが送られるだけとなり（第３
図Ｃ参照）、この信号は、自動監視対象数が多い
場合には、一巡の電子走査に費やす時間が長く能
率上よくないと言える。
図に示すように定義された１及び０信号を、それ
ぞれの図に示すように組合せて行つている。この
うち第１図は、所定の時間幅の中で、たとえばハ
イレベルの磁化が前半にあるか後半にあるかで、
二値論理の０（第１図ａ）もしくは１（第１図ｂ）
に対応させて、第１図ｃのように組合わせるもの
で、磁気テープを信号媒体とする場合の基本的な
方式である。第２図は、単位時間幅Ｔの第１レベ
ル及び時間幅2Tの第１レベルにそれぞれ時間幅
Ｔの第２レベルを伴つたものを、二値論理の０
（第２図ａ）もしくは１（第２図ｂ）に対応させた
もので、一般に用いられている方式である。第３
図は、IBM社が考案し一般に普及している方式
で、二値論理の０及び１はそれぞれ所定の時間幅
中の前1/4が第１レベルで後3/4が第２レベルのも
の（第３図ａ）及び前3/4が第１レベルで後1/4が
第２レベルのもの（第３図ｂ）に対応させられて
いる。第１図の場合は、データ信号が始まること
を表すためのスタートパルス信号を、たとえば第
４図のように、データ中には現れない特定のパタ
ーンとしてデータとの区別をしなければならない
ので、長いスタートパルス信号とならざるを得な
いという欠点がある。また、長いスタートパルス
信号の判定には特別の回路が必要となり、それだ
け回路が複雑になつてしまう。第２図の場合に
は、データ全体の長さが送信内容に左右され長く
なつたり短くなつたりする欠点がある（第２図ｃ
参照）。第３図の場合には、この信号をたとえば
高層建築の各室の火災発生の有無の自動監視に用
いる場合〔たとえば、「火災報知設備に係る技術
上の規格を定める省令（昭和52年11月１日施行）」
では、監視対象一巡の電子走査の開始から完了ま
での自動監視に要する時間を５秒以内と定めてあ
る〕、各室検出器からのデータは二値論理信号に
同期して返信されるのが普通であるため、時間幅
4Tの間に１ビツトが送られるだけとなり（第３
図Ｃ参照）、この信号は、自動監視対象数が多い
場合には、一巡の電子走査に費やす時間が長く能
率上よくないと言える。
この発明の目的は、短いスタートパルス信号を
容易に付すことが出来、データ全体の長さが送信
内容により長くなつたり短くなつたりせず、かつ
自動監視の場合の返信の同期に能率よく使用でき
るRZパルスによる二値論理信号を組合せてなる
シリアルデータ入力を、通常の回路により０，１
判定の可能なNRZ信号に変換できるシリアルデ
ータ読取回路を提供することである。
容易に付すことが出来、データ全体の長さが送信
内容により長くなつたり短くなつたりせず、かつ
自動監視の場合の返信の同期に能率よく使用でき
るRZパルスによる二値論理信号を組合せてなる
シリアルデータ入力を、通常の回路により０，１
判定の可能なNRZ信号に変換できるシリアルデ
ータ読取回路を提供することである。
この発明は、単位時間幅Ｔの第１レベルが時間
幅Ｔの第２レベルをはさんで２回繰り返される波
形及びび時間幅3Tの第１レベルの波形のそれぞ
れに対し、時間幅Ｔの第２レベルを伴う全時間幅
4TのRZ信号を二値論理のそれぞれ一方の論理値
及び他方の論理値として用いたシリアルデータ入
力に同期してコンデンサを充電もしくは放電する
手段に、Ｒ−Ｓフリツプフロツプ回路、シユミツ
トトリガ回路などを主体とした回路の論理演算を
組合せることにより、中央に凹部をもつ方の論理
信号はその中央凹部のタイミング、いま一方の論
理信号は第１レベルの中央部付近のタイミングで
それぞれ短幅パルス、広幅パルスとして読取り、
これらをＤフリツプフロツプ回路のクロツクとし
て利用することによりシリアルデータ入力に対応
するNRZ信号を得ようとしたものである。
幅Ｔの第２レベルをはさんで２回繰り返される波
形及びび時間幅3Tの第１レベルの波形のそれぞ
れに対し、時間幅Ｔの第２レベルを伴う全時間幅
4TのRZ信号を二値論理のそれぞれ一方の論理値
及び他方の論理値として用いたシリアルデータ入
力に同期してコンデンサを充電もしくは放電する
手段に、Ｒ−Ｓフリツプフロツプ回路、シユミツ
トトリガ回路などを主体とした回路の論理演算を
組合せることにより、中央に凹部をもつ方の論理
信号はその中央凹部のタイミング、いま一方の論
理信号は第１レベルの中央部付近のタイミングで
それぞれ短幅パルス、広幅パルスとして読取り、
これらをＤフリツプフロツプ回路のクロツクとし
て利用することによりシリアルデータ入力に対応
するNRZ信号を得ようとしたものである。
以下、この発明によるシリアルデータ読取回路
の実施例について図面を参照しながら説明する。
の実施例について図面を参照しながら説明する。
第５図ａはこの発明による「０」信号１００、
ｂは同じく「１」信号１０１を示す。前者は、単
位時間幅Ｔの第１レベルと時間幅Ｔで前記第１レ
ベルより低い第２レベルとがこの順で２回繰り返
される全時間幅4TのRZパルス波形で、後者は時
間幅3Tの前記第１レベルと時間幅Ｔの前記第２
レベルとからなる時間幅4TのRZパルス波形であ
る。第５図ｃはこれらのRZパルス波形を二値論
理信号として組合せたシリアルデータ例である。
以下詳細に説明するように、この発明によるこれ
らデータの読取りは、「０」信号１００は中央凹
部のタイミング、「１」信号１０１は第１レベル
の中央部付近のタイミングで行われる。
ｂは同じく「１」信号１０１を示す。前者は、単
位時間幅Ｔの第１レベルと時間幅Ｔで前記第１レ
ベルより低い第２レベルとがこの順で２回繰り返
される全時間幅4TのRZパルス波形で、後者は時
間幅3Tの前記第１レベルと時間幅Ｔの前記第２
レベルとからなる時間幅4TのRZパルス波形であ
る。第５図ｃはこれらのRZパルス波形を二値論
理信号として組合せたシリアルデータ例である。
以下詳細に説明するように、この発明によるこれ
らデータの読取りは、「０」信号１００は中央凹
部のタイミング、「１」信号１０１は第１レベル
の中央部付近のタイミングで行われる。
第６図はこの発明の回路図、第７図はその動作
波形を示す図である。第６図において、入力端子
１はインバータ２に接続され、その出力はＲ−
Ｓ・フリツプフロツプ（以下、FFと略称する）
３のＳ入力側に接続される。Ｒ−Ｓ・FF３の出
力Ｑはトライステート４を介して抵抗５の一端に
接続される。抵抗５の他端は抵抗６とコンデンサ
７の接続点Ａに接続される。抵抗６とコンデンサ
７は＋Ｖ電源とGND間に直列に接続される。シ
ユミツトトリガ８（ハイレベルVh、ローレベル
Vl）の入力は、抵抗６とコンデンサ７の接続点
Ａに接続され、その出力はインバータ９を介して
NANDゲート１０の入力及びＤ・FF１１のＣ入
力に接続される。NANDゲート１０のいま一方
の入力には、インバータ２の出力側が接続され
る。NANDゲート１０の出力はＲ−Ｓ・FF３の
Ｒ入力側に接続される。また、インバータ２の出
力はインバータ１２を介してＤ・FF１１のＤ入
力に接続される。シリアルデータ入力に対応する
NRZ信号は端子１３から得られる。
波形を示す図である。第６図において、入力端子
１はインバータ２に接続され、その出力はＲ−
Ｓ・フリツプフロツプ（以下、FFと略称する）
３のＳ入力側に接続される。Ｒ−Ｓ・FF３の出
力Ｑはトライステート４を介して抵抗５の一端に
接続される。抵抗５の他端は抵抗６とコンデンサ
７の接続点Ａに接続される。抵抗６とコンデンサ
７は＋Ｖ電源とGND間に直列に接続される。シ
ユミツトトリガ８（ハイレベルVh、ローレベル
Vl）の入力は、抵抗６とコンデンサ７の接続点
Ａに接続され、その出力はインバータ９を介して
NANDゲート１０の入力及びＤ・FF１１のＣ入
力に接続される。NANDゲート１０のいま一方
の入力には、インバータ２の出力側が接続され
る。NANDゲート１０の出力はＲ−Ｓ・FF３の
Ｒ入力側に接続される。また、インバータ２の出
力はインバータ１２を介してＤ・FF１１のＤ入
力に接続される。シリアルデータ入力に対応する
NRZ信号は端子１３から得られる。
以上のように構成された回路において、たとえ
ば第７図ａに示すシリアルデータ入力が入力端子
１に加えられたとする。「０」信号１００が始ま
る時刻t1で入力がハイレベルになると、Ｒ−Ｓ・
FF３がセツトされ、トライステート４がハイイ
ンピーダンスとなり、コンデンサ７は抵抗６を介
して充電され始める。充電速度は、コンデンサ７
の充電電圧が充電開始からおよそ1.5Tの時点で
シユミツトトリガ８のハイレベルVhになるよう
にするのが望ましい。コンデンサ７の充電電圧
Vcがシユミツトトリガ８のハイレベルVhに達す
ると、NANDゲート１０の出力がローレベルと
なりＲ−Ｓ・FF３がリセツトされる。このため、
トライステート４がONとなり、コンデンサ７は
抵抗５を介して放電し、その充電電圧Vcがシユ
ミツトトリガ８のローレベルVlに達すると、シ
ユミツトトリガ８のインバータ９を介しての出力
はローレベルとなる。このインバータ９を介して
の出力は、Ｄ・FF１１のクロツクともなつてお
り、第７図ｃに示すとおり、放電中のコンデンサ
７の充電電圧Vcがシユミツトトリガ８のハイレ
ベルVhからローレベルVlに低下するまでの間に
１個出力される。このクロツクの発生によりシリ
アルデータ入力中の「０」信号１００を読込んだ
ことになる。この場合のクロツクのパルス幅は、
シユミツトトリガ８のハイレベルVh、ローレベ
ルVl及びコンデンサ７の放電の時定数によつて
決まる。また、Ｄ・FF１１の作用により端子１
３には０が出力される。
ば第７図ａに示すシリアルデータ入力が入力端子
１に加えられたとする。「０」信号１００が始ま
る時刻t1で入力がハイレベルになると、Ｒ−Ｓ・
FF３がセツトされ、トライステート４がハイイ
ンピーダンスとなり、コンデンサ７は抵抗６を介
して充電され始める。充電速度は、コンデンサ７
の充電電圧が充電開始からおよそ1.5Tの時点で
シユミツトトリガ８のハイレベルVhになるよう
にするのが望ましい。コンデンサ７の充電電圧
Vcがシユミツトトリガ８のハイレベルVhに達す
ると、NANDゲート１０の出力がローレベルと
なりＲ−Ｓ・FF３がリセツトされる。このため、
トライステート４がONとなり、コンデンサ７は
抵抗５を介して放電し、その充電電圧Vcがシユ
ミツトトリガ８のローレベルVlに達すると、シ
ユミツトトリガ８のインバータ９を介しての出力
はローレベルとなる。このインバータ９を介して
の出力は、Ｄ・FF１１のクロツクともなつてお
り、第７図ｃに示すとおり、放電中のコンデンサ
７の充電電圧Vcがシユミツトトリガ８のハイレ
ベルVhからローレベルVlに低下するまでの間に
１個出力される。このクロツクの発生によりシリ
アルデータ入力中の「０」信号１００を読込んだ
ことになる。この場合のクロツクのパルス幅は、
シユミツトトリガ８のハイレベルVh、ローレベ
ルVl及びコンデンサ７の放電の時定数によつて
決まる。また、Ｄ・FF１１の作用により端子１
３には０が出力される。
この回路は、第７図の「１」信号１０１が始ま
るt2時点以後も、ほぼ同じように動作するが、こ
の場合は、「１」信号１０１の第１レベルがまだ
存在するうちにコンデンサ７の充電電圧Vcがシ
ユミツトトリガ８のハイレベルVhに達してクロ
ツクパルスを出し始め、「１」信号１０１の第２
レベルのときに放電中のコンデンサ７の充電電圧
Vcがシユミツトトリガ８のローレベルVlに達す
ることよりこれを出し終えるので、クロツクパル
スの幅は「０」信号１００のときよりも広くな
る。同図ｄでは、「１」信号１０１が２個続いて
いるとき、Ｄ・FF１１の作用により、端子１３
には、０に落ちることなく引続き１相当の信号が
得られることを示した。
るt2時点以後も、ほぼ同じように動作するが、こ
の場合は、「１」信号１０１の第１レベルがまだ
存在するうちにコンデンサ７の充電電圧Vcがシ
ユミツトトリガ８のハイレベルVhに達してクロ
ツクパルスを出し始め、「１」信号１０１の第２
レベルのときに放電中のコンデンサ７の充電電圧
Vcがシユミツトトリガ８のローレベルVlに達す
ることよりこれを出し終えるので、クロツクパル
スの幅は「０」信号１００のときよりも広くな
る。同図ｄでは、「１」信号１０１が２個続いて
いるとき、Ｄ・FF１１の作用により、端子１３
には、０に落ちることなく引続き１相当の信号が
得られることを示した。
このようにして、この発明によれば、コンデン
サ７の充放電を利用して、RZ信号をNRZ信号に
変換・出力することができる。
サ７の充放電を利用して、RZ信号をNRZ信号に
変換・出力することができる。
第８図はこの発明の第二実施例の回路図で、第
６図の抵抗５，６の代わりに、定電流源２１，２
２を用いた例である。定電流源２１，２２、入力
線２３，２４をハイレベルにすると通電し、ロー
レベルにすると通電がやむ。
６図の抵抗５，６の代わりに、定電流源２１，２
２を用いた例である。定電流源２１，２２、入力
線２３，２４をハイレベルにすると通電し、ロー
レベルにすると通電がやむ。
第９図は、この発明の第三実施例の回路図で、
第６図におけるＲ−Ｓ・FF３のＱ出力がハイレ
ベルとなつたときにNMOSトランジスタ３１が
OFFし、コンデンサ７の充電が始まるようにな
つている。ORゲート３３は、第６図のインバー
タ２を介した入力及びインバータ９を介した入力
を受けるNANDゲート１０と同じ働きをする。
インバータ３２は、Ｄ・FF１１に対し第６図の
インバータ９と同じ作用をもつている。
第６図におけるＲ−Ｓ・FF３のＱ出力がハイレ
ベルとなつたときにNMOSトランジスタ３１が
OFFし、コンデンサ７の充電が始まるようにな
つている。ORゲート３３は、第６図のインバー
タ２を介した入力及びインバータ９を介した入力
を受けるNANDゲート１０と同じ働きをする。
インバータ３２は、Ｄ・FF１１に対し第６図の
インバータ９と同じ作用をもつている。
第１０図はこの発明の第四実施例の回路図で、
第１１図はその動作波形を示す図である。この回
路は、第６図の第一実施例に比べ、トライステー
ト４が抵抗４２をベースにつないだトランジスタ
４１に変えられ、インバータ９が削除されたもの
である。第一実施例のコンデンサ７は、入力端子
１の信号がハイレベルになると充電を開始し、放
電の始まるシユミツトトリガ８のハイレベルVh
と放電途中のローレベルVlとの間にクロツク１
個を発生するのに対し、第四実施例にあつては、
コンデンサ７が＋Ｖに充電されているのが基本で
あり、コンデンサ７は入力端子１の信号がハイレ
ベルになると放電を開始し、放電中シユミツトト
リガ８のローレベルVlとなつたときから再充電
が始まつて次にハイレベルVhとなるまでの間に
クロツク１個を発生するようになつている。
第１１図はその動作波形を示す図である。この回
路は、第６図の第一実施例に比べ、トライステー
ト４が抵抗４２をベースにつないだトランジスタ
４１に変えられ、インバータ９が削除されたもの
である。第一実施例のコンデンサ７は、入力端子
１の信号がハイレベルになると充電を開始し、放
電の始まるシユミツトトリガ８のハイレベルVh
と放電途中のローレベルVlとの間にクロツク１
個を発生するのに対し、第四実施例にあつては、
コンデンサ７が＋Ｖに充電されているのが基本で
あり、コンデンサ７は入力端子１の信号がハイレ
ベルになると放電を開始し、放電中シユミツトト
リガ８のローレベルVlとなつたときから再充電
が始まつて次にハイレベルVhとなるまでの間に
クロツク１個を発生するようになつている。
いま、第１０図の回路に、たとえば第１１図ａ
に示すシリアルデータ入力が入力端子１から加え
られたとする。「０」信号１００が始まる時刻t11
で入力がハイレベルになると、Ｒ−Ｓ・FF３が
セツトされ、トランジスタ４１が導通状態とな
る。このため、＋Ｖに充電されていたコンデンサ
７が抵抗５を介しトランジスタ４１を通して放電
を始める。放電速度は、コンデンサ７の充電電圧
＋Ｖが放電開始からおよそ1.5Tの時点でシユミ
ツトトリガ８のローレベルVlになるようにする
のが望ましい。コンデンサ７の電圧Vcがシユミ
ツトトリガ８のローレベルVlに達すると、
NANDゲート１０の出力がローレベルとなりＲ
−Ｓ・FF３がリセツトされる。このため、トラ
ンジスタ４１がOFFとなり、コンデンサ７は一
転して＋Ｖ電源により充電され始める。充電は抵
抗６を介して行われ、その電圧Vcがシユミツト
トリガ８のハイレベルVhに達すると、シユミツ
トトリガ８の出力はハイレベルとなる。シユミツ
トトリガ８の入力がローレベルVlとなつてから
ハイレベルVhとなる間に、Ｄ・FF１１に対する
クロツク１個が発生する。このクロツクの発生に
よりシリアルデータ入力の「０」信号１００を読
込んだことになる。この場合のクロツクのパルス
幅は、シユミツトトリガ８のハイレベルVh、ロ
ーレベルVl及びコンデンサ７の充電の時定数に
よつて決まる。また、Ｄ・FF１１の作用により、
端子１３には０が出力される。
に示すシリアルデータ入力が入力端子１から加え
られたとする。「０」信号１００が始まる時刻t11
で入力がハイレベルになると、Ｒ−Ｓ・FF３が
セツトされ、トランジスタ４１が導通状態とな
る。このため、＋Ｖに充電されていたコンデンサ
７が抵抗５を介しトランジスタ４１を通して放電
を始める。放電速度は、コンデンサ７の充電電圧
＋Ｖが放電開始からおよそ1.5Tの時点でシユミ
ツトトリガ８のローレベルVlになるようにする
のが望ましい。コンデンサ７の電圧Vcがシユミ
ツトトリガ８のローレベルVlに達すると、
NANDゲート１０の出力がローレベルとなりＲ
−Ｓ・FF３がリセツトされる。このため、トラ
ンジスタ４１がOFFとなり、コンデンサ７は一
転して＋Ｖ電源により充電され始める。充電は抵
抗６を介して行われ、その電圧Vcがシユミツト
トリガ８のハイレベルVhに達すると、シユミツ
トトリガ８の出力はハイレベルとなる。シユミツ
トトリガ８の入力がローレベルVlとなつてから
ハイレベルVhとなる間に、Ｄ・FF１１に対する
クロツク１個が発生する。このクロツクの発生に
よりシリアルデータ入力の「０」信号１００を読
込んだことになる。この場合のクロツクのパルス
幅は、シユミツトトリガ８のハイレベルVh、ロ
ーレベルVl及びコンデンサ７の充電の時定数に
よつて決まる。また、Ｄ・FF１１の作用により、
端子１３には０が出力される。
この回路は、第１１図の「１」信号１０１が始
まるt12時点以後も、ほぼ同じように動作するが、
この場合は、「１」信号１０１の第１レベルがま
だ存在するうちにコンデンサ７の充電電圧Vcが
シユミツトトリガ８のローレベルVlに達してク
ロツクを出し始め、コンデンサ７の再充電電圧が
「１」信号１０１の第２レベルのときにコンデン
サ７の充電電圧Vcがシユミツトトリガ８のハイ
レベルVhに達することによりこれを出し終える
ので、クロツクパルスの幅は「０」信号１００の
ときよりも広くなる。Ｄ・FF１１の作用により、
端子１３には１相当の信号が得られる。
まるt12時点以後も、ほぼ同じように動作するが、
この場合は、「１」信号１０１の第１レベルがま
だ存在するうちにコンデンサ７の充電電圧Vcが
シユミツトトリガ８のローレベルVlに達してク
ロツクを出し始め、コンデンサ７の再充電電圧が
「１」信号１０１の第２レベルのときにコンデン
サ７の充電電圧Vcがシユミツトトリガ８のハイ
レベルVhに達することによりこれを出し終える
ので、クロツクパルスの幅は「０」信号１００の
ときよりも広くなる。Ｄ・FF１１の作用により、
端子１３には１相当の信号が得られる。
第１２図は、スタートパルス付のシリアルデー
タ入力を受けてイニシアルリセツト信号を発生す
ることのできる回路を第６図の第一実施例の回路
に付加した回路図である。イニシアルリセツト信
号を発生する回路は、図ではＤ・FF５１、
NANDゲート５２及びNORゲート５３から構成
されている。第１３図は、第１２図の回路の動作
を模型的に示した図である。時間幅Ｔの第１レベ
ルと時間幅3Tの第１レベルとが時間幅Ｔの第２
レベルをはさんで続き、末尾に時間幅Ｔの第２レ
ベルをもつ全時間幅6Tの短い簡単なスタートパ
ルス付のシリアルデータ入力を与えて、イニシア
ルリセツト信号がえられることを示している。
タ入力を受けてイニシアルリセツト信号を発生す
ることのできる回路を第６図の第一実施例の回路
に付加した回路図である。イニシアルリセツト信
号を発生する回路は、図ではＤ・FF５１、
NANDゲート５２及びNORゲート５３から構成
されている。第１３図は、第１２図の回路の動作
を模型的に示した図である。時間幅Ｔの第１レベ
ルと時間幅3Tの第１レベルとが時間幅Ｔの第２
レベルをはさんで続き、末尾に時間幅Ｔの第２レ
ベルをもつ全時間幅6Tの短い簡単なスタートパ
ルス付のシリアルデータ入力を与えて、イニシア
ルリセツト信号がえられることを示している。
以上は、「０」及び「１」信号として第５図ａ
及びｂの場合について説明したが、第１４図ａに
示すように、単位時間幅Ｔの第２レベルと時間幅
Ｔで前記第２レベルより高い第１レベルとをこの
順で２回繰り返す全時間幅4TのRZパルス波形を
「０」信号２００とし、第１４図ｂに示すように、
時間幅Ｔの前記第２レベルと時間幅3Tの前記第
１レベルとからなる時間幅4TのRZパルス波形を
「１」信号２０１とするシリアルデータ入力の場
合にも、上記実施例で示した回路は同じように動
作し、NRZ信号を出力することは容易に理解で
きる。
及びｂの場合について説明したが、第１４図ａに
示すように、単位時間幅Ｔの第２レベルと時間幅
Ｔで前記第２レベルより高い第１レベルとをこの
順で２回繰り返す全時間幅4TのRZパルス波形を
「０」信号２００とし、第１４図ｂに示すように、
時間幅Ｔの前記第２レベルと時間幅3Tの前記第
１レベルとからなる時間幅4TのRZパルス波形を
「１」信号２０１とするシリアルデータ入力の場
合にも、上記実施例で示した回路は同じように動
作し、NRZ信号を出力することは容易に理解で
きる。
また、この発明による「１」，「０」信号を用い
ると、データ長は送信内容に左右されて変わるこ
とはない。
ると、データ長は送信内容に左右されて変わるこ
とはない。
なお、以上の説明は「０」及び「１」信号をそ
れぞれ第５図ａ及びｂ、または第１４図ａ及びｂ
として行つたが、「０」及び「１」信号を互いに
逆に定義してもよいことは当然である。
れぞれ第５図ａ及びｂ、または第１４図ａ及びｂ
として行つたが、「０」及び「１」信号を互いに
逆に定義してもよいことは当然である。
この発明では、単位時間幅Ｔの第１レベルが時
間幅Ｔの第２レベルをはさんで２回繰り返される
波形及び時間幅3Tの第１レベルの波形のそれぞ
れに対し、時間幅Ｔの第２レベルを伴う全時間幅
4TのRZ信号を二値論理のそれぞれ一方の論理値
及び他方の論理値として用いたシリアルデータ入
力に同期してコンデンサを充電もしくは放電する
手段に、Ｒ−Ｓ・FF回路、シユミツトトリガ回
路などを主体とした回路の論理演算を組合せるこ
とにより、中央に凹部をもつ方の論理信号はその
中央凹部のタイミング、いま一方の論理信号は第
１レベルの中央部付近のタイミングでそれぞれ短
幅パルス、広幅パルスとして読取り、これらを
Ｄ・FF回路のクロツクとして利用することによ
つてNRZ信号を得ることにしたので、短いスタ
ートパルス信号を容易に付すことが出来、データ
全体の長さが送信内容により長くなつたり短くな
つたりせず、かつ自動監視の場合の返信の同期に
能率よく使用できるRZパルスによる二値論理信
号を組合せてなるシリアルデータ入力を、通常の
回路により０，１判定の可能なNRZ信号に変換
するシリアルデータ読取回路を提供することがで
きた。
間幅Ｔの第２レベルをはさんで２回繰り返される
波形及び時間幅3Tの第１レベルの波形のそれぞ
れに対し、時間幅Ｔの第２レベルを伴う全時間幅
4TのRZ信号を二値論理のそれぞれ一方の論理値
及び他方の論理値として用いたシリアルデータ入
力に同期してコンデンサを充電もしくは放電する
手段に、Ｒ−Ｓ・FF回路、シユミツトトリガ回
路などを主体とした回路の論理演算を組合せるこ
とにより、中央に凹部をもつ方の論理信号はその
中央凹部のタイミング、いま一方の論理信号は第
１レベルの中央部付近のタイミングでそれぞれ短
幅パルス、広幅パルスとして読取り、これらを
Ｄ・FF回路のクロツクとして利用することによ
つてNRZ信号を得ることにしたので、短いスタ
ートパルス信号を容易に付すことが出来、データ
全体の長さが送信内容により長くなつたり短くな
つたりせず、かつ自動監視の場合の返信の同期に
能率よく使用できるRZパルスによる二値論理信
号を組合せてなるシリアルデータ入力を、通常の
回路により０，１判定の可能なNRZ信号に変換
するシリアルデータ読取回路を提供することがで
きた。
第１図、第２図、第３図は従来の１，０信号と
これを用いたシリアルデータ例を示す図、第４図
は第１図のシリアルデータに用いるスタートパル
ス信号例の図、第５図はこの発明による「１」，
「０」信号を示す図、第６図はこの発明による第
一実施例の回路図、第７図は第６図の回路の動作
波形図、第８図、第９図、第１０図はこの発明の
第二、第三、第四実施例の回路図、第１１図は第
１０図の回路の動作波形図、第１２図はスタート
パルス付のシリアルデータ入力を受けてイニシア
ルリセツト信号を発生することのできるこの発明
による実施例の回路図、第１３図は第１２図の回
路の模型化した動作波形図、第１４図は第５図と
は異なるこの発明による「１」，「０」信号を示す
図である。 １００，２００…「０」信号、１０１，２０１
…「１」信号、３…Ｒ−Ｓフリツプフロツプ、４
…トライステート、８…シユミツトトリガ、１
１，５１…Ｄフリツプフロツプ、２１，２２…定
電流源、３１…NMOSトランジスタ、４１…ト
ランジスタ。
これを用いたシリアルデータ例を示す図、第４図
は第１図のシリアルデータに用いるスタートパル
ス信号例の図、第５図はこの発明による「１」，
「０」信号を示す図、第６図はこの発明による第
一実施例の回路図、第７図は第６図の回路の動作
波形図、第８図、第９図、第１０図はこの発明の
第二、第三、第四実施例の回路図、第１１図は第
１０図の回路の動作波形図、第１２図はスタート
パルス付のシリアルデータ入力を受けてイニシア
ルリセツト信号を発生することのできるこの発明
による実施例の回路図、第１３図は第１２図の回
路の模型化した動作波形図、第１４図は第５図と
は異なるこの発明による「１」，「０」信号を示す
図である。 １００，２００…「０」信号、１０１，２０１
…「１」信号、３…Ｒ−Ｓフリツプフロツプ、４
…トライステート、８…シユミツトトリガ、１
１，５１…Ｄフリツプフロツプ、２１，２２…定
電流源、３１…NMOSトランジスタ、４１…ト
ランジスタ。
Claims (1)
- １ 単位時間幅Ｔの第１レベルが時間幅Ｔの第２
レベルをはさんで２回繰り返される波形及び時間
幅3Tの第１レベルの波形のそれぞれに対し、時
間幅Ｔの第２レベルを伴う全時間幅4TのRZ信号
を二値論理のそれぞれ一方の論理値及び他方の論
理値として用いたシリアルデータ入力の第１レベ
ルによりセツトされるフリツプフロツプ回路と、
該フリツプフロツプ回路がセツトされているとき
にはコンデンサを充電または放電し、リセツトさ
れているときには当該コンデンサを放電または充
電する充放電手段と、前記コンデンサの電圧が第
１のしきい値に達したときに出力を発生し第２の
しきい値に達したときに出力を消滅させるシユミ
ツトトリガ回路と、該シユミツトトリガ回路が出
力を発生しておりかつ前記シリアルデータ入力が
第２レベルであることを検出して出力を発生する
と共に前記フリツプフロツプ回路をリセツトする
ゲート回路と、前記シリアルデータ入力を入力す
ると共に前記シユミツトトリガ回路の出力をクロ
ツクとしたＤフリツプフロツプ回路とを備えたこ
とを特徴とするシリアルデータ読取回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072715A JPS59198050A (ja) | 1983-04-25 | 1983-04-25 | シリアルデ−タ読取回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072715A JPS59198050A (ja) | 1983-04-25 | 1983-04-25 | シリアルデ−タ読取回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59198050A JPS59198050A (ja) | 1984-11-09 |
| JPH0147065B2 true JPH0147065B2 (ja) | 1989-10-12 |
Family
ID=13497321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072715A Granted JPS59198050A (ja) | 1983-04-25 | 1983-04-25 | シリアルデ−タ読取回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198050A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5374025B2 (ja) * | 2007-03-08 | 2013-12-25 | 三菱重工業株式会社 | 差動型伝送装置 |
| CN112039606B (zh) * | 2020-11-06 | 2021-02-02 | 上海芯龙半导体技术股份有限公司 | 一种解码电路及芯片 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335404A (en) * | 1976-09-14 | 1978-04-01 | Kouhan Denshi Kougiyou Kk | Information transmission system |
| JPS56157153A (en) * | 1980-05-07 | 1981-12-04 | Casio Comput Co Ltd | Data repeating device |
-
1983
- 1983-04-25 JP JP58072715A patent/JPS59198050A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59198050A (ja) | 1984-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4800295A (en) | Retriggerable monostable multivibrator | |
| JPS59112747A (ja) | ２進デ−タ受信機 | |
| JPH0147065B2 (ja) | ||
| JPH0936922A (ja) | デジタル信号変調方式 | |
| US5506533A (en) | Apparatus for generating a monostable signal | |
| US5933799A (en) | Noise eliminating bus receiver | |
| TW362173B (en) | Meta-hardened flip-flop | |
| US5418820A (en) | Automatic polarity detection and correction method and apparatus employing linkpulses | |
| US4441193A (en) | Frequency-encoding circuit for reducing distortion | |
| US4598412A (en) | Binary digital data signal reproducing circuit in digital data transmission system | |
| US4558457A (en) | Counter circuit having improved output response | |
| JPH0625845B2 (ja) | カメラのリモ−トコントロ−ル装置 | |
| JPH05235705A (ja) | Ｒｓフリップフロップ回路 | |
| JPH0519348B2 (ja) | ||
| US20010045848A1 (en) | Power-up stable signal detection circuit | |
| JP2834461B2 (ja) | 波形整形回路 | |
| JP3097005B2 (ja) | データ転送装置 | |
| JPS6055761A (ja) | 受信装置 | |
| US5359484A (en) | Circuit for generating a disk change signal | |
| JP3116178B2 (ja) | リセット信号発生回路 | |
| JPS56116350A (en) | Suprious noise generator for software discrimination demodulation | |
| JP2001084700A (ja) | ディジタルデータのノイズ除去装置及びデータ記憶装置 | |
| JPS5921718U (ja) | パルス数監視回路 | |
| JPH08163055A (ja) | 光伝送装置 | |
| KR940012158A (ko) | 마이컴간의 시리얼 데이타 통신방법 |