JPH0148689B2 - - Google Patents
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- JPH0148689B2 JPH0148689B2 JP57101125A JP10112582A JPH0148689B2 JP H0148689 B2 JPH0148689 B2 JP H0148689B2 JP 57101125 A JP57101125 A JP 57101125A JP 10112582 A JP10112582 A JP 10112582A JP H0148689 B2 JPH0148689 B2 JP H0148689B2
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- voltage
- load element
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Description
【発明の詳細な説明】
発明の技術分野
本発明は差動増幅回路に関するものである。
従来技術と問題点
第１図は、従来の一般的な差動増幅回路の構成
を表わす回路図である。同図において、１は高電
圧電源入力端子、２は低電圧電源入力端子、３は
第１の入力端子、４は第２の入力端子、５は第１
の出力端子、６は第２の出力端子、７，８は駆動
用トランジスタ、９は定電流源、１０，１１は負
荷抵抗であり、第１及び第２の入力端子３，４に
加えられた入力電圧の差に比例した出力電圧を、
第１及び第２の出力端子５，６の電圧差として得
るものである。
を表わす回路図である。同図において、１は高電
圧電源入力端子、２は低電圧電源入力端子、３は
第１の入力端子、４は第２の入力端子、５は第１
の出力端子、６は第２の出力端子、７，８は駆動
用トランジスタ、９は定電流源、１０，１１は負
荷抵抗であり、第１及び第２の入力端子３，４に
加えられた入力電圧の差に比例した出力電圧を、
第１及び第２の出力端子５，６の電圧差として得
るものである。
第２図は、駆動用トランジスタ７，８に使用す
るＮチヤネル形MOSトランジスタ（エンハンス
メント形MOSトランジスタ）のドレイン電流Ids
とゲート−ソース間電圧Vgsの関係を示す線図で
ある。第１図の差動増幅回路では、駆動用トラン
ジスタ７，８のゲート−ソース間電圧Vgsの差に
よつて生じるドレイン電流Idsの差が負荷抵抗１
０，１１により電圧差に変換され、第１及び第２
の出力端子５，６に出力される。駆動用トランジ
スタ７，８に電流が流れるためには、ゲート−ソ
ース間電圧Vgsが第２図に示すようにスレツシヨ
ルド電圧VTH以上でなければならないから、第１
図の従来回路では、入力端子３，４に加わる入力
電圧の絶体値が低電圧電源入力端子２の電圧より
VTH以上高くないと動作しないことになる。その
ため、通常の同相信号入力電圧範囲は、高電圧電
源入力端子１と低電圧電源入力端子２の電源電圧
幅よりも相当狭くなり、5V程度の低い電源電圧
を使用する場合、十分な信号電圧範囲が確保され
ないという欠点があつた。
るＮチヤネル形MOSトランジスタ（エンハンス
メント形MOSトランジスタ）のドレイン電流Ids
とゲート−ソース間電圧Vgsの関係を示す線図で
ある。第１図の差動増幅回路では、駆動用トラン
ジスタ７，８のゲート−ソース間電圧Vgsの差に
よつて生じるドレイン電流Idsの差が負荷抵抗１
０，１１により電圧差に変換され、第１及び第２
の出力端子５，６に出力される。駆動用トランジ
スタ７，８に電流が流れるためには、ゲート−ソ
ース間電圧Vgsが第２図に示すようにスレツシヨ
ルド電圧VTH以上でなければならないから、第１
図の従来回路では、入力端子３，４に加わる入力
電圧の絶体値が低電圧電源入力端子２の電圧より
VTH以上高くないと動作しないことになる。その
ため、通常の同相信号入力電圧範囲は、高電圧電
源入力端子１と低電圧電源入力端子２の電源電圧
幅よりも相当狭くなり、5V程度の低い電源電圧
を使用する場合、十分な信号電圧範囲が確保され
ないという欠点があつた。
発明の目的
本発明はこのような従来の欠点を改善したもの
であり、その目的は、駆動用トランジスタを相補
形にすることにより、同相入力電圧範囲を拡大す
ることにある。以下実施例について詳細に説明す
る。
であり、その目的は、駆動用トランジスタを相補
形にすることにより、同相入力電圧範囲を拡大す
ることにある。以下実施例について詳細に説明す
る。
発明の実施例
第３図は本発明の一実施例を表わす電気回路図
であり、３１は高電圧入力端子、３２は低電圧入
力端子、３３，３４は信号入力端子、３５，３６
は信号出力端子、３７，３８はＮチヤネル形
MOS駆動素子、３９は負側定電流源、４０，４
１，４５，４６は負荷素子で本実施例では負荷抵
抗を使つている。４２，４３はＰチヤネル形
MOS駆動素子、４４は正側定電流源である。Ｐ
チヤネル形MOS駆動素子（以下ＰチヤネルMOS
と称す）４２，４３のゲート端子が信号入力端子
３３，３４に接続され、その両方のソース端子は
相互に接続されて正側定電流源４４を介して高電
圧入力端子３１に接続される。またＮチヤネル形
MOS駆動素子（以下ＮチヤネルMOSと称す）３
７，３８のゲート端子が信号入力端子３３，３４
に接続され、その両方のソース端子は相互に接続
されて負側定電流源３９を介して低電圧入力端子
３２に第１の出力端子と第１の電源との間に第１
の負荷素子が接続され、 第１の出力端子と第２の電源との間に第１の負
荷素子と相補形に第２の負荷素子が接続され、第
２の出力端子と第１の電源との間に第３の負荷素
子が接続され、 第２の出力端子と第２の電源との間に第３の負
荷素子と相補形に第４の負荷素子が接続され、Ｐ
チヤネルMOS４２及びＮチヤネルMOS３７のド
レイン端子は相互に接続されて負荷抵抗４０，４
５を駆動しており、その接続点に信号出力端子３
５が接続される。また、ＰチヤネルMOS４３及
びＮチヤネルMOS３８のドレイン端子も相互に
接続されて負荷抵抗４１，４６を駆動し、その接
続点に信号出力端子３６が接続されている。この
負荷抵抗４０，４１，４５，４６は高電圧入力端
子３１と低電圧入力端子３２とに接続されてお
り、信号入力端子３３，３４に加えられた入力信
号の電圧差によりＮチヤネルMOS３７，３８と
ＰチヤネルMOS４２，４３のドレイン電流に電
位差を生じ、それが負荷抵抗４０，４１，４５，
４６によつて電圧差に変換されて信号出力端子３
５，３６に出力されるものである。
であり、３１は高電圧入力端子、３２は低電圧入
力端子、３３，３４は信号入力端子、３５，３６
は信号出力端子、３７，３８はＮチヤネル形
MOS駆動素子、３９は負側定電流源、４０，４
１，４５，４６は負荷素子で本実施例では負荷抵
抗を使つている。４２，４３はＰチヤネル形
MOS駆動素子、４４は正側定電流源である。Ｐ
チヤネル形MOS駆動素子（以下ＰチヤネルMOS
と称す）４２，４３のゲート端子が信号入力端子
３３，３４に接続され、その両方のソース端子は
相互に接続されて正側定電流源４４を介して高電
圧入力端子３１に接続される。またＮチヤネル形
MOS駆動素子（以下ＮチヤネルMOSと称す）３
７，３８のゲート端子が信号入力端子３３，３４
に接続され、その両方のソース端子は相互に接続
されて負側定電流源３９を介して低電圧入力端子
３２に第１の出力端子と第１の電源との間に第１
の負荷素子が接続され、 第１の出力端子と第２の電源との間に第１の負
荷素子と相補形に第２の負荷素子が接続され、第
２の出力端子と第１の電源との間に第３の負荷素
子が接続され、 第２の出力端子と第２の電源との間に第３の負
荷素子と相補形に第４の負荷素子が接続され、Ｐ
チヤネルMOS４２及びＮチヤネルMOS３７のド
レイン端子は相互に接続されて負荷抵抗４０，４
５を駆動しており、その接続点に信号出力端子３
５が接続される。また、ＰチヤネルMOS４３及
びＮチヤネルMOS３８のドレイン端子も相互に
接続されて負荷抵抗４１，４６を駆動し、その接
続点に信号出力端子３６が接続されている。この
負荷抵抗４０，４１，４５，４６は高電圧入力端
子３１と低電圧入力端子３２とに接続されてお
り、信号入力端子３３，３４に加えられた入力信
号の電圧差によりＮチヤネルMOS３７，３８と
ＰチヤネルMOS４２，４３のドレイン電流に電
位差を生じ、それが負荷抵抗４０，４１，４５，
４６によつて電圧差に変換されて信号出力端子３
５，３６に出力されるものである。
第３図に示したように、本実施例回路は電源入
力端子３１，３２に対して対称な回路構成になつ
ているので、入力同相電圧の制限は高電圧側と低
電圧側とで同様に発生する。しかし、その制限は
従来に比し著しく緩和される。即ち、例えば同相
成分で高電圧端子３１の電圧に近い大きな電圧が
入力端子３３，３４に加えられた場合、Ｐチヤネ
ルMOS４２，４３のゲート−ソース間電圧Vgs
が小さくなり、それがスレツシヨルド電圧VTH以
下になると電流は流れなくなる。しかし、このと
きＮチヤネルMOS３７，３８はそのゲート−ソ
ース間電圧Vgsは充分大きく、能動域にあり、負
荷素子４０，４１を介して電流が流れている。こ
の時入力端子３３，３４より印加される逆相の入
力の電圧差はＮチヤネルMOS３７，３８により
増幅され差動増幅作用は行われ、これにより、駆
動用トランジスタのスレツシヨルド電圧以下の同
相信号に対して動作しなくなるという従来回路の
欠点は除去され、同相信号電圧範囲は拡大され
る。
力端子３１，３２に対して対称な回路構成になつ
ているので、入力同相電圧の制限は高電圧側と低
電圧側とで同様に発生する。しかし、その制限は
従来に比し著しく緩和される。即ち、例えば同相
成分で高電圧端子３１の電圧に近い大きな電圧が
入力端子３３，３４に加えられた場合、Ｐチヤネ
ルMOS４２，４３のゲート−ソース間電圧Vgs
が小さくなり、それがスレツシヨルド電圧VTH以
下になると電流は流れなくなる。しかし、このと
きＮチヤネルMOS３７，３８はそのゲート−ソ
ース間電圧Vgsは充分大きく、能動域にあり、負
荷素子４０，４１を介して電流が流れている。こ
の時入力端子３３，３４より印加される逆相の入
力の電圧差はＮチヤネルMOS３７，３８により
増幅され差動増幅作用は行われ、これにより、駆
動用トランジスタのスレツシヨルド電圧以下の同
相信号に対して動作しなくなるという従来回路の
欠点は除去され、同相信号電圧範囲は拡大され
る。
第４図乃至第７図は、本発明のそれぞれ異なる
他の実施例の電気回路図であり、第３図と同一符
は同一部分を示し、４７〜５０は負荷トランジス
タ、５１，５２は負荷トランジスタ用直流バイア
ス電圧入力端子、５３はシングル変換された信号
の出力端子、６０，６１は電圧シフト用抵抗、７
０〜７３は電圧シフト用トランジスタである。
他の実施例の電気回路図であり、第３図と同一符
は同一部分を示し、４７〜５０は負荷トランジス
タ、５１，５２は負荷トランジスタ用直流バイア
ス電圧入力端子、５３はシングル変換された信号
の出力端子、６０，６１は電圧シフト用抵抗、７
０〜７３は電圧シフト用トランジスタである。
第４図の実施例は、第３図示実施例の負荷素子
たる負荷抵抗４０，４１，４５，４６を、ゲート
に直流バイアス電圧を加えた負荷用トランジスタ
４７〜５０で置き換えたものであり、第３図と同
様に動作する。
たる負荷抵抗４０，４１，４５，４６を、ゲート
に直流バイアス電圧を加えた負荷用トランジスタ
４７〜５０で置き換えたものであり、第３図と同
様に動作する。
第５図の実施例は、第４図示実施例における負
荷用トランジスタ４７，４９のゲート端子とドレ
イン端子を接続することにより、差動出力の片側
電圧を負荷用トランジスタ４８，５０を通して出
力端子５３に合成するようにしたもので、増幅さ
れた電圧差は出力端子５３に絶対電圧の変化とし
て出力されるものである。
荷用トランジスタ４７，４９のゲート端子とドレ
イン端子を接続することにより、差動出力の片側
電圧を負荷用トランジスタ４８，５０を通して出
力端子５３に合成するようにしたもので、増幅さ
れた電圧差は出力端子５３に絶対電圧の変化とし
て出力されるものである。
第６図の実施例は、第５図示実施例の出力電圧
範囲を改善するために、電圧シフト用抵抗６０，
６１を付加したものである。出力電圧範囲は、負
荷用トランジスタ４８，５０のゲート−ケース間
電圧Vgsが小さい程広くとれるので、電圧シフト
用抵抗６０，６１を追加することにより、ゲート
電圧はそれぞれ高電圧入力端子３１、低電圧入力
端子３２の電源電圧側へ広げることができる。
範囲を改善するために、電圧シフト用抵抗６０，
６１を付加したものである。出力電圧範囲は、負
荷用トランジスタ４８，５０のゲート−ケース間
電圧Vgsが小さい程広くとれるので、電圧シフト
用抵抗６０，６１を追加することにより、ゲート
電圧はそれぞれ高電圧入力端子３１、低電圧入力
端子３２の電源電圧側へ広げることができる。
第７図の実施例は、電圧シフト用トランジスタ
７０〜７３を付加することにより、駆動素子のド
レイン電圧を出力電圧よりシフトし、前記した同
相信号電圧範囲の制限をシフトされた電圧分だけ
改善したものである。
７０〜７３を付加することにより、駆動素子のド
レイン電圧を出力電圧よりシフトし、前記した同
相信号電圧範囲の制限をシフトされた電圧分だけ
改善したものである。
発明の効果
以上説明したように、本発明に依れば、差動増
幅回路における駆動素子を相補形にしたので、駆
動用トランジスタのスレツシヨルド電圧以下の同
相信号に対しても動作可能となり、同相入力電圧
範囲を拡大することが可能となる。このため、低
い電源電圧によつて使用する場合においても十分
な信号電圧範囲が確保される。このように低い電
源電圧による動作が可能になるので携帯用装置等
のように電池で作動する装置に有効であり、消費
電力が減少する利点もある。
幅回路における駆動素子を相補形にしたので、駆
動用トランジスタのスレツシヨルド電圧以下の同
相信号に対しても動作可能となり、同相入力電圧
範囲を拡大することが可能となる。このため、低
い電源電圧によつて使用する場合においても十分
な信号電圧範囲が確保される。このように低い電
源電圧による動作が可能になるので携帯用装置等
のように電池で作動する装置に有効であり、消費
電力が減少する利点もある。
第１図は従来の一般的な差動増幅回路の構を表
わす電気回路図、第２図はエンハンスメント形
MOSトランジスタの特性図、第３図乃至第７図
は本発明のそれぞれ異なる実施例を表わす電気回
路図である。 ３１は高電圧入力端子、３２は低電圧入力端
子、３３，３４は信号入力端子、３５，３６は信
号出力端子、３７，３８はＮチヤネル形MOS駆
動素子、３９は負側定電流源、４０，４１，４
５，４６は負荷抵抗、４２，４３はＰチヤネル形
MOS駆動素子、４４は正側定電流源、４７〜５
０は負荷トランジスタ、５１，５２は負荷トラン
ジスタ用直流バイアス電圧入力端子、５３はシン
グル変換された信号の出力端子、６０，６１は電
圧シフト用抵抗、７０〜７３は電圧シフト用トラ
ンジスタである。
わす電気回路図、第２図はエンハンスメント形
MOSトランジスタの特性図、第３図乃至第７図
は本発明のそれぞれ異なる実施例を表わす電気回
路図である。 ３１は高電圧入力端子、３２は低電圧入力端
子、３３，３４は信号入力端子、３５，３６は信
号出力端子、３７，３８はＮチヤネル形MOS駆
動素子、３９は負側定電流源、４０，４１，４
５，４６は負荷抵抗、４２，４３はＰチヤネル形
MOS駆動素子、４４は正側定電流源、４７〜５
０は負荷トランジスタ、５１，５２は負荷トラン
ジスタ用直流バイアス電圧入力端子、５３はシン
グル変換された信号の出力端子、６０，６１は電
圧シフト用抵抗、７０〜７３は電圧シフト用トラ
ンジスタである。
Claims (1)
- 【特許請求の範囲】 １ ゲート端子が第１の信号入力端子に接続され
た第１のＰチヤネル形トランジスタ及びゲート端
子が第２の信号入力端子に接続された第２のＰチ
ヤネル形トランジスタのそれぞれのソース端子が
第１の定電流源を介して第１の電源端子に接続さ
れ、ゲート端子が前記第１の信号入力端子に接続
された第１のＮチヤネル形トランジスタ及びゲー
ト端子が前記第２の信号入力端子に接続された第
２のＮチヤネル形トランジスタのそれぞれのソー
ス端子が第２の定電流源を介して前記第１の電源
端子より低い電圧が加わる第２の電源端子に接続
され、且つ、前記第１のＰチヤネル形MOSトラ
ンジスタ及び前記第１のＮチヤネル形MOSトラ
ンジスタのそれぞれのドレイン端子が第１の出力
端子に接続されるとともに前記第２のＰチヤネル
形MOSトランジスタ及び前記第２のＮチヤネル
形トランジスタのそれぞれのドレイン端子が第２
の出力端子に接続され、 第１の出力端子と第１の電源との間に第１の負
荷素子が接続され、 第１の出力端子と第２の電源との間に第１の負
荷素子と相補形に第２の負荷素子が接続され、第
２の出力端子と第１の電源との間に第３の負荷素
子が接続され、 第２の出力端子と第２の電源との間に第３の負
荷素子と相補形に第４の負荷素子が接続され、前
記第１及び第２の出力端子に発生する電圧の少な
くとも一方を出力する構成としたことを特徴とす
る差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112582A JPS58218210A (ja) | 1982-06-12 | 1982-06-12 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112582A JPS58218210A (ja) | 1982-06-12 | 1982-06-12 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218210A JPS58218210A (ja) | 1983-12-19 |
| JPH0148689B2 true JPH0148689B2 (ja) | 1989-10-20 |
Family
ID=14292350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10112582A Granted JPS58218210A (ja) | 1982-06-12 | 1982-06-12 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218210A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6124290B2 (ja) * | 2013-03-15 | 2017-05-10 | 国立大学法人東京工業大学 | 演算増幅器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3870966A (en) * | 1973-06-01 | 1975-03-11 | Rca Corp | Complementary field effect transistor differential amplifier |
| US3991380A (en) * | 1976-02-09 | 1976-11-09 | Rca Corporation | Complementary field effect transistor differential amplifier |
-
1982
- 1982-06-12 JP JP10112582A patent/JPS58218210A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58218210A (ja) | 1983-12-19 |
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