JPS58218210A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS58218210A JPS58218210A JP10112582A JP10112582A JPS58218210A JP S58218210 A JPS58218210 A JP S58218210A JP 10112582 A JP10112582 A JP 10112582A JP 10112582 A JP10112582 A JP 10112582A JP S58218210 A JPS58218210 A JP S58218210A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- channel
- input
- terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は差動増幅回路に関するものである。
従来技術と問題点
第１図は、従来の一般的な差動増幅回路の構成を表わす
回路図である。同図において、１は高電圧電源入力端子
、２は低電圧電源入力端子、３は第１の入力端子、４は
′＄２の入力端子、５は第１の出力端子、６は＄２の出
力端子、７．８は駆動用トランジスタ、９は定電流源、
１０．１１は負荷抵抗であり、第１及び第２の入力端子
６．４に加えられた入力電圧の差に比例した出力電圧を
、第１及び第２の出力端子５．６の電圧差として得るも
のである。
回路図である。同図において、１は高電圧電源入力端子
、２は低電圧電源入力端子、３は第１の入力端子、４は
′＄２の入力端子、５は第１の出力端子、６は＄２の出
力端子、７．８は駆動用トランジスタ、９は定電流源、
１０．１１は負荷抵抗であり、第１及び第２の入力端子
６．４に加えられた入力電圧の差に比例した出力電圧を
、第１及び第２の出力端子５．６の電圧差として得るも
のである。
第２図は、駆動用トランジスタ７．８（二使用するＮｆ
’ｒ＊ル形ＭＯＳトランジスタ（エン八ンスメント形Ｍ
Ｏ８）ランジスタ）のドレイン電流１ｄｚとゲート−ソ
ース間電圧Ｖ！Ｉｇの関係を示す線図である。
’ｒ＊ル形ＭＯＳトランジスタ（エン八ンスメント形Ｍ
Ｏ８）ランジスタ）のドレイン電流１ｄｚとゲート−ソ
ース間電圧Ｖ！Ｉｇの関係を示す線図である。
第１図の差動増幅回路では、駆動用トランジスタ７．８
のゲート−ソース間電圧Ｖ、の差によって生じるドレイ
ン電流１ｄｚの差が負荷抵抗１０ 、１１により電圧差
に変換され、第１及び第２の出力端子５．６に出力され
る。駆動用トランジスタ７．８に電流が流れるためには
、ゲート−ソース間電圧Ｖｇ！が第２図に示すようにス
レッショルド電圧２１１以上でなければならないから、
第１図の従来回路では、入力端子５，４に加わる入力電
圧の絶体値が低電圧電源入力端子２の電圧よりＶＴＨ以
上高くないと動作しないことになる。そのため、通常の
同相信号入力電圧範囲は、高寧圧電源入力端子１と低電
圧電源入力端子２の電−電圧幅よりも相当狭くなり、５
Ｖ程度の低い１暉電圧を使用する場合、十分な信号電圧
範囲が確保ｊ玉ないという欠点があった。
のゲート−ソース間電圧Ｖ、の差によって生じるドレイ
ン電流１ｄｚの差が負荷抵抗１０ 、１１により電圧差
に変換され、第１及び第２の出力端子５．６に出力され
る。駆動用トランジスタ７．８に電流が流れるためには
、ゲート−ソース間電圧Ｖｇ！が第２図に示すようにス
レッショルド電圧２１１以上でなければならないから、
第１図の従来回路では、入力端子５，４に加わる入力電
圧の絶体値が低電圧電源入力端子２の電圧よりＶＴＨ以
上高くないと動作しないことになる。そのため、通常の
同相信号入力電圧範囲は、高寧圧電源入力端子１と低電
圧電源入力端子２の電−電圧幅よりも相当狭くなり、５
Ｖ程度の低い１暉電圧を使用する場合、十分な信号電圧
範囲が確保ｊ玉ないという欠点があった。
発明の目的
本発明はこのような従来の欠点を改善したちのであり、
その目的は、駆動用トランジスタな相補形にすることに
より、同相入力電圧範囲を拡大することにある。以下実
施例について詳細に説明する。
その目的は、駆動用トランジスタな相補形にすることに
より、同相入力電圧範囲を拡大することにある。以下実
施例について詳細に説明する。
発明の実施例
！Ｊ３図は本発明の一実施例を表わす電気回路図であり
、３１は高電圧入力端子、６２は低電圧入力端子、５５
、５４は信号入力端子、３５ 、５６は信号出力端子
、５７ 、３８はＮｆヤネル形ＭＯ８駆動素子、３９は
負測定電流源、４０，４１，４５，４６は負荷抵抗、４
２ 、４５はＰチャネル形ＭＯ８駆動素子、４４は正測
定電流源である。Ｐチャネル形ＭＯ８駆動素子（以下Ｐ
ｆヤネルＭＯ８と称す） ４２ 、４３のゲート端子が
信号入力端子５５ 、５４に接続され、その両方のソー
ス端子は相互に接続されて正測定電流源４４を介して高
電圧入力端□子３１に接続される。またぎチャネル形Ｍ
Ｏ８駆動素子（以下ＮチャネルＭＯＥＩと称す）５７
、５８のゲート端子が信号入力端子５５ 、３４に接
１続され、その両方のソース端子は相互に接続されて
負測定電流源３９を介して低電圧入力端子３２Ｃ；接続
される。ＰチャネルＭＯ８４２及びＮチャネルＭＯ８５
７のドレイン端子は相互６二接続されて負荷抵抗４０
、４５を駆動しており、その接続点に信号出力端子３５
が接続される。また、ＰチャネルＭＯ８４５及びＮチャ
ネルＭＯ８５Ｆ３のドレイン端子も相互に接続されて負
荷抵抗４１．４５を駆動し、その接続点に信号出力端子
５６が接続されている。この負荷抵抗４０ 、４１ 、
４５ 、４６は高電圧入力端子３１と低電圧入力端子３
２とに接続されており、信号入力端子３５ 、５４に加
えられた入力信号の電圧差によりＮチャネルＭＯ８５７
、５ＢとＰチャネルＭＯ８４２、４５のドレイン電流に
電位差を生じ、それが負荷抵抗４０．４１，４５．４６
により１で電圧、ｔに変換されて信号出力端子５５ 、
３６に出力されるものである。
、３１は高電圧入力端子、６２は低電圧入力端子、５５
、５４は信号入力端子、３５ 、５６は信号出力端子
、５７ 、３８はＮｆヤネル形ＭＯ８駆動素子、３９は
負測定電流源、４０，４１，４５，４６は負荷抵抗、４
２ 、４５はＰチャネル形ＭＯ８駆動素子、４４は正測
定電流源である。Ｐチャネル形ＭＯ８駆動素子（以下Ｐ
ｆヤネルＭＯ８と称す） ４２ 、４３のゲート端子が
信号入力端子５５ 、５４に接続され、その両方のソー
ス端子は相互に接続されて正測定電流源４４を介して高
電圧入力端□子３１に接続される。またぎチャネル形Ｍ
Ｏ８駆動素子（以下ＮチャネルＭＯＥＩと称す）５７
、５８のゲート端子が信号入力端子５５ 、３４に接
１続され、その両方のソース端子は相互に接続されて
負測定電流源３９を介して低電圧入力端子３２Ｃ；接続
される。ＰチャネルＭＯ８４２及びＮチャネルＭＯ８５
７のドレイン端子は相互６二接続されて負荷抵抗４０
、４５を駆動しており、その接続点に信号出力端子３５
が接続される。また、ＰチャネルＭＯ８４５及びＮチャ
ネルＭＯ８５Ｆ３のドレイン端子も相互に接続されて負
荷抵抗４１．４５を駆動し、その接続点に信号出力端子
５６が接続されている。この負荷抵抗４０ 、４１ 、
４５ 、４６は高電圧入力端子３１と低電圧入力端子３
２とに接続されており、信号入力端子３５ 、５４に加
えられた入力信号の電圧差によりＮチャネルＭＯ８５７
、５ＢとＰチャネルＭＯ８４２、４５のドレイン電流に
電位差を生じ、それが負荷抵抗４０．４１，４５．４６
により１で電圧、ｔに変換されて信号出力端子５５ 、
３６に出力されるものである。
第３図に示したように、本実施例回路は電源入力端子３
１ 、３２に対して対称な回路構成になっているので、
入力同相電圧の制限は高電圧側と低電圧側とで同様に発
生する。しかし、その制限は従来に比し著しく緩和され
る。即ち、例えば高電圧、側の大きな同相成分の電圧が
入力端子５５ 、５４ ｉ：加えられた場合、Ｐチャネ
ルＭＯ８４２、４３のゲー）−ソース間電圧Ｖ！Ｉが小
さくなり、それがスレッシボルド電圧ＶｒＩ以下になる
と電流は流れなくなる。
１ 、３２に対して対称な回路構成になっているので、
入力同相電圧の制限は高電圧側と低電圧側とで同様に発
生する。しかし、その制限は従来に比し著しく緩和され
る。即ち、例えば高電圧、側の大きな同相成分の電圧が
入力端子５５ 、５４ ｉ：加えられた場合、Ｐチャネ
ルＭＯ８４２、４３のゲー）−ソース間電圧Ｖ！Ｉが小
さくなり、それがスレッシボルド電圧ＶｒＩ以下になる
と電流は流れなくなる。
しかし、このときＮチャネルＭＯ８のゲート−ソース間
電圧Ｖ、Ｓは十分に大きく、電流は流れているので、入
力の電圧差は増幅される。低電圧側の大きな同相成分の
電圧が入力された場合も同様にその電圧差は増幅され、
これにより、駆動用トランジスタのスレッシ目ルド電圧
以下の同相信号に対して動作しなくなるという従来回路
の欠点は除去され、同相信号電圧範囲は拡大される。
電圧Ｖ、Ｓは十分に大きく、電流は流れているので、入
力の電圧差は増幅される。低電圧側の大きな同相成分の
電圧が入力された場合も同様にその電圧差は増幅され、
これにより、駆動用トランジスタのスレッシ目ルド電圧
以下の同相信号に対して動作しなくなるという従来回路
の欠点は除去され、同相信号電圧範囲は拡大される。
第４図乃至第７図は、本発明のそれぞれ異なる他の実施
例の電気回路図であり、第３図と同一符号は同一部分を
示し、４７〜５０は負荷トランジスタ、５１ 、５２は
負荷トランジスタ用直流バイアス電圧入力端子、５３は
シングル変換された信号の出力端子、６０ 、６１は電
圧シフト用抵抗、７０〜７６は電圧シフト用トランジス
タである。
例の電気回路図であり、第３図と同一符号は同一部分を
示し、４７〜５０は負荷トランジスタ、５１ 、５２は
負荷トランジスタ用直流バイアス電圧入力端子、５３は
シングル変換された信号の出力端子、６０ 、６１は電
圧シフト用抵抗、７０〜７６は電圧シフト用トランジス
タである。
第４図の実施例は、第６図示実施例の負荷抵抗４０．４
１，４５，４（Ｓを、ゲートに直流バイアス電圧な加え
た負荷用トランジスタ４７〜５０で置き換えたものであ
り、第３図と同様に動作する。
１，４５，４（Ｓを、ゲートに直流バイアス電圧な加え
た負荷用トランジスタ４７〜５０で置き換えたものであ
り、第３図と同様に動作する。
第５図の実施例は、第４図示実施例における負荷用トラ
ンジスタ４０ 、４２のゲート端子とドレイン端子を接
続することにより、差動出力の片側電圧を負荷用トラン
ジス・り４１ 、４５を通して出力端子５３に合成する
ようにしたもので、増幅された電圧差は出力端子５３に
絶対電圧の変化として出力されるものである。
ンジスタ４０ 、４２のゲート端子とドレイン端子を接
続することにより、差動出力の片側電圧を負荷用トラン
ジス・り４１ 、４５を通して出力端子５３に合成する
ようにしたもので、増幅された電圧差は出力端子５３に
絶対電圧の変化として出力されるものである。
第６図の実施例は、第５図示実施例の出力電圧範囲を改
善するために、電圧シフト用抵抗７５０．６１を付加し
たものである。出力電圧範囲は、負荷用トランジスタ４
１，４５のゲート−ソース間電圧ｖ、ｓが小さい程広く
とれるので、□電圧シフト用抵抗６０、６１を追加する
ことにより、ゲート電圧はそれぞれ高電圧入力端子３１
．低電圧入力端子３２の電源電圧側へ広げることができ
る。
善するために、電圧シフト用抵抗７５０．６１を付加し
たものである。出力電圧範囲は、負荷用トランジスタ４
１，４５のゲート−ソース間電圧ｖ、ｓが小さい程広く
とれるので、□電圧シフト用抵抗６０、６１を追加する
ことにより、ゲート電圧はそれぞれ高電圧入力端子３１
．低電圧入力端子３２の電源電圧側へ広げることができ
る。
弟７図の実施例は、電圧シフト用トランジスタ７０〜７
３を付加することにより、駆動素子のドレイン電圧を出
力電圧よりシフトし、前記した同相信号電圧範囲の制限
をシフトされた電圧分だけ改善したものである。
３を付加することにより、駆動素子のドレイン電圧を出
力電圧よりシフトし、前記した同相信号電圧範囲の制限
をシフトされた電圧分だけ改善したものである。
発明の詳細
な説明したように、本発明に依れば、差動増幅回路にお
ける駆動素子を相補形にしたので、駆動用トランジスタ
のスレッショルド電圧以下の同相信号に対しても動作可
能となり、同相入力電圧範囲を拡大することが可能とな
る。このため、低い電源電圧によって使用する場合にお
いても十分な信号電圧範囲が確保される。このように低
い電源電圧による動作が可能になるので携帯用装置等の
ように電池で作動する装置に有効であり、消費電力が減
少する利点もある。
ける駆動素子を相補形にしたので、駆動用トランジスタ
のスレッショルド電圧以下の同相信号に対しても動作可
能となり、同相入力電圧範囲を拡大することが可能とな
る。このため、低い電源電圧によって使用する場合にお
いても十分な信号電圧範囲が確保される。このように低
い電源電圧による動作が可能になるので携帯用装置等の
ように電池で作動する装置に有効であり、消費電力が減
少する利点もある。
第１図は従来の一般的な差動増幅回路の構を表わす電気
回路図、第２図はエンハンスメント形ＭＯ８トランジス
タの特性図、第３図乃至第７図は本発明のそれぞれ異な
る実施例を表わす電気回路図である。 ３１は高電圧入力端子、３２は低電圧入力端子、５５
、３４は信号入力端子、３５ 、５６は信号出力端子、
５７ 、５８はＮチャネル形ＭＯ８駆動素子、３９は負
測定電流源、４０ 、４１ 、４５ 、４６は負荷抵抗
、４２ 、４５はＰチャネル形ＭＯ８駆動素子、４４は
正測定電流源、４Ｔ−、！７０は負荷トランジスタ、！
；Ｉ＊ｔＺは負荷トランジスタ用直流バイアス電圧入力
端子、５３はシングル変換された信号の出力端子、６０
．６１は電圧シフト用抵抗、７０〜７３は電圧シフト用
トランジスタである。 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外３名）↑ ｄａ 第１図 第 ２ 図 、↓１′。 ／ 〒’ａ”Ｖ；ｄｓ＝−９− 第３図 ｊｌ！４ 図 第５図 第６図
回路図、第２図はエンハンスメント形ＭＯ８トランジス
タの特性図、第３図乃至第７図は本発明のそれぞれ異な
る実施例を表わす電気回路図である。 ３１は高電圧入力端子、３２は低電圧入力端子、５５
、３４は信号入力端子、３５ 、５６は信号出力端子、
５７ 、５８はＮチャネル形ＭＯ８駆動素子、３９は負
測定電流源、４０ 、４１ 、４５ 、４６は負荷抵抗
、４２ 、４５はＰチャネル形ＭＯ８駆動素子、４４は
正測定電流源、４Ｔ−、！７０は負荷トランジスタ、！
；Ｉ＊ｔＺは負荷トランジスタ用直流バイアス電圧入力
端子、５３はシングル変換された信号の出力端子、６０
．６１は電圧シフト用抵抗、７０〜７３は電圧シフト用
トランジスタである。 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外３名）↑ ｄａ 第１図 第 ２ 図 、↓１′。 ／ 〒’ａ”Ｖ；ｄｓ＝−９− 第３図 ｊｌ！４ 図 第５図 第６図
Claims (1)
- ゲート端子が第１の信号入力端子に接続された第１のＰ
チャネル形トランジスタ及びゲート端子が＠２の信号入
力端子に接続された＠２のＰチャネル形トランジスタの
それぞれのソース端子が第１の定電流源を介して第１の
電源端子に接続され、ゲニト端子が前記＠１の信号入力
端子に接続された第１のＮチャネル形トランジスタ及び
ゲート端子が前記第２の信号入力端子に接続された第２
のＮチャネル形トランジスタのそれぞれのソース端子が
第２の定電流源を介して前記第１の電源端子より低い電
圧が加わる第２の電源端子に接続され、且つ、前記第１
のＰチャネル形ＭＯ８）ランジスタ及び前記第１のＮチ
ャネル形ＭＯＳトランジスタのそれぞれのドレイン端子
がＷ！１１の負荷に接続されるとともに前記第２のＰチ
ャネル形ＭＯＳトランジスタ及び前記第２のＮチャネル
形トランジスタのそれぞれのドレイン端子が＄２の負荷
に接続され、前記第１及び第２の負荷に発生する電圧の
少なくとも一方を出力する構成としたことを特徴とする
差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112582A JPS58218210A (ja) | 1982-06-12 | 1982-06-12 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112582A JPS58218210A (ja) | 1982-06-12 | 1982-06-12 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218210A true JPS58218210A (ja) | 1983-12-19 |
| JPH0148689B2 JPH0148689B2 (ja) | 1989-10-20 |
Family
ID=14292350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10112582A Granted JPS58218210A (ja) | 1982-06-12 | 1982-06-12 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014179887A (ja) * | 2013-03-15 | 2014-09-25 | Tokyo Institute Of Technology | 演算増幅器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023548A (ja) * | 1973-06-01 | 1975-03-13 | ||
| US3991380A (en) * | 1976-02-09 | 1976-11-09 | Rca Corporation | Complementary field effect transistor differential amplifier |
-
1982
- 1982-06-12 JP JP10112582A patent/JPS58218210A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023548A (ja) * | 1973-06-01 | 1975-03-13 | ||
| US3991380A (en) * | 1976-02-09 | 1976-11-09 | Rca Corporation | Complementary field effect transistor differential amplifier |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014179887A (ja) * | 2013-03-15 | 2014-09-25 | Tokyo Institute Of Technology | 演算増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0148689B2 (ja) | 1989-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0168198B1 (en) | Cmos operational amplifier | |
| US6356153B1 (en) | Rail-to-rail input/output operational amplifier and method | |
| US4544854A (en) | Analog switch structure having low leakage current | |
| US4284957A (en) | CMOS Operational amplifier with reduced power dissipation | |
| JPH0616571B2 (ja) | 電流増幅装置 | |
| US4736117A (en) | VDS clamp for limiting impact ionization in high density CMOS devices | |
| KR900008159B1 (ko) | 차동증폭기 | |
| US5515006A (en) | Low distortion efficient large swing CMOS amplifier output | |
| GB2070376A (en) | Differential load circuit equipped with field-effect transistors | |
| US6822513B1 (en) | Symmetric and complementary differential amplifier | |
| US4240039A (en) | MOS Differential amplifier | |
| US4633192A (en) | Integrated circuit operating as a current-mirror type CMOS amplifier | |
| US5164614A (en) | Low power bias voltage generating circuit comprising a current mirror | |
| JPS58218210A (ja) | 差動増幅回路 | |
| JPS6065606A (ja) | 集積回路 | |
| JPH0567950A (ja) | コンパレータ | |
| JP3438878B2 (ja) | 定電流回路 | |
| JPH11308055A (ja) | プッシュプル増幅回路 | |
| JP2570050B2 (ja) | ディジタル回路 | |
| JPH02124609A (ja) | 電流ミラー回路 | |
| JP2754673B2 (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| JPS61295709A (ja) | 演算増幅器 | |
| JPH0347012B2 (ja) | ||
| JPS63294108A (ja) | 演算増幅器 | |
| JPH0152928B2 (ja) |