JPH0148701B2 - - Google Patents
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- JPH0148701B2 JPH0148701B2 JP57048201A JP4820182A JPH0148701B2 JP H0148701 B2 JPH0148701 B2 JP H0148701B2 JP 57048201 A JP57048201 A JP 57048201A JP 4820182 A JP4820182 A JP 4820182A JP H0148701 B2 JPH0148701 B2 JP H0148701B2
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- JP
- Japan
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- circuit
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- 230000002194 synthesizing effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000003786 synthesis reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Description
【発明の詳細な説明】
本発明は入力クロツクパルスのハーフクロツク
単位で分周出力を発生することの出来る分周回路
を構成することにより、分周比を奇数分の１と偶
数分の１の間で切り換える場合に、出力パルスの
周波数が出来る限り低くならない様な状態で切換
分周動作を行なわせることの出来る切換分周装置
を提供するものである。
単位で分周出力を発生することの出来る分周回路
を構成することにより、分周比を奇数分の１と偶
数分の１の間で切り換える場合に、出力パルスの
周波数が出来る限り低くならない様な状態で切換
分周動作を行なわせることの出来る切換分周装置
を提供するものである。
例えば家庭用のVHS方式ビデオテープレコー
ダ（以下、家庭用VTRと称す。）を例にとつて従
来の問題点を説明すると、日本国内および米国に
おいてはカラーテレビの標準方式としてNTSC方
式が採用されているが、ヨーロツパおよびソ連に
おいてはPAL方式、SECAM方式が採用されてい
る。
ダ（以下、家庭用VTRと称す。）を例にとつて従
来の問題点を説明すると、日本国内および米国に
おいてはカラーテレビの標準方式としてNTSC方
式が採用されているが、ヨーロツパおよびソ連に
おいてはPAL方式、SECAM方式が採用されてい
る。
NTSC方式とPAL、SECAM方式では水平同期
周波数、垂直同期周波数、走査線の本数などが異
なり、同じメカニズムをNTSC方式とPALおよ
びSECAM方式の両方に使える様にするにはシリ
ンダヘツドと磁気テープの相対速度を異ならせる
必要がある。
周波数、垂直同期周波数、走査線の本数などが異
なり、同じメカニズムをNTSC方式とPALおよ
びSECAM方式の両方に使える様にするにはシリ
ンダヘツドと磁気テープの相対速度を異ならせる
必要がある。
したがつて、磁気テープを走行させるためのキ
ヤプスタンモータの回転速度をNTSC方式と
PALおよびSECAM方式とでは異ならせる必要が
あり、さらに、国内においては２時間録画モード
と６時間録画モードが切り換え可能なセツトが主
流になつているので、キヤプスタンモータの回転
速度は３通りに切り換える必要が生じ、従来は、
キヤプスタンモータに連結された周波数発電機
（回転速度検出器）の出力信号を周波数分周し、
この分周比を切り換えることにより、キヤプスタ
ンモータの回転速度を切り換えていた。
ヤプスタンモータの回転速度をNTSC方式と
PALおよびSECAM方式とでは異ならせる必要が
あり、さらに、国内においては２時間録画モード
と６時間録画モードが切り換え可能なセツトが主
流になつているので、キヤプスタンモータの回転
速度は３通りに切り換える必要が生じ、従来は、
キヤプスタンモータに連結された周波数発電機
（回転速度検出器）の出力信号を周波数分周し、
この分周比を切り換えることにより、キヤプスタ
ンモータの回転速度を切り換えていた。
すなわち、キヤプスタンモータの回転速度を、
１／２：1/4：1/6の比率で切り換える必要があり、
このために分周回路の分周比を1/6：1/3：1/2に
設定する必要があつた。
１／２：1/4：1/6の比率で切り換える必要があり、
このために分周回路の分周比を1/6：1/3：1/2に
設定する必要があつた。
一方、キヤプスタンモータの制御特性を向上さ
せるためには周波数発電機の出力周波数を出来る
限り高くする必要があるが、前述の例では、キヤ
プスタンモータの回転数速度が最も遅くなる（換
言すれば、周波数発電機の出力周波数が最も低く
なる。）モードにおいても前記周波数発電機の出
力信号を２分の１分周したのちにキヤプスタンモ
ータの制御回路に供給することになり、問題が多
かつた。
せるためには周波数発電機の出力周波数を出来る
限り高くする必要があるが、前述の例では、キヤ
プスタンモータの回転数速度が最も遅くなる（換
言すれば、周波数発電機の出力周波数が最も低く
なる。）モードにおいても前記周波数発電機の出
力信号を２分の１分周したのちにキヤプスタンモ
ータの制御回路に供給することになり、問題が多
かつた。
本発明は、例えば分周比を1/3：1/1.5：1/1に
設定し得る分周装置を実現することによつて、上
述の問題を解消するものである。
設定し得る分周装置を実現することによつて、上
述の問題を解消するものである。
第１図は本発明の一実施例に係る切換分周装置
の回路構成図を示したもので、この例では分周比
を、1/3：1/1.5に切り換えることが出来る。
の回路構成図を示したもので、この例では分周比
を、1/3：1/1.5に切り換えることが出来る。
第１図において、入力端子Ａには例えば周波数
発電機の出力信号を波形整形したクロツクパルス
が印加され、入力端子Ｂは分周比を切り換えるた
めの切換端子であり、端子Ｃが分周出力端子であ
る。
発電機の出力信号を波形整形したクロツクパルス
が印加され、入力端子Ｂは分周比を切り換えるた
めの切換端子であり、端子Ｃが分周出力端子であ
る。
また、NANDゲート１，２，３，によつて第
１のパルス発生回路１００が構成され、NAND
ゲート４，５，６によつて第２のパルス発生回路
２００が構成され、前記パルス発生回路１００，
２００とNANDゲート７によつて逓倍回路３０
０が構成されている。
１のパルス発生回路１００が構成され、NAND
ゲート４，５，６によつて第２のパルス発生回路
２００が構成され、前記パルス発生回路１００，
２００とNANDゲート７によつて逓倍回路３０
０が構成されている。
さらに、前記NANDゲート７の出力がクロツ
ク端子に印加されたＤフリツプフロツプ回路８と
Ｄフリツプフロツプ回路９、さらに前記両フリツ
プフロツプ回路８，９の出力が印加された
NANDゲート回路１０によつて３スケール分周
器４００が構成されている。
ク端子に印加されたＤフリツプフロツプ回路８と
Ｄフリツプフロツプ回路９、さらに前記両フリツ
プフロツプ回路８，９の出力が印加された
NANDゲート回路１０によつて３スケール分周
器４００が構成されている。
なお、第２図は第１図の回路の各部の信号波形
を示したもので、Aa，Baはそれぞれ入力端子
Ａ，Ｂに印加される信号波形、１ａ，２ａ，３
ａ，４ａ，５ａ，６ａ，７ａはそれぞれNAND
ゲート１，２，３，４，５，６，７の出力信号波
形、８ａ，９ａはそれぞれＤフリツプフロツプ回
路８，９の出力信号波形、１０ａはNANDゲー
ト１０の出力信号波形である。
を示したもので、Aa，Baはそれぞれ入力端子
Ａ，Ｂに印加される信号波形、１ａ，２ａ，３
ａ，４ａ，５ａ，６ａ，７ａはそれぞれNAND
ゲート１，２，３，４，５，６，７の出力信号波
形、８ａ，９ａはそれぞれＤフリツプフロツプ回
路８，９の出力信号波形、１０ａはNANDゲー
ト１０の出力信号波形である。
さて、第１図の入力端子ＡおよびＢにそれぞれ
第２図のAa，Baに示す様な信号波形が印加され
たものとして、第１図の回路の動作を第２図をも
とに説明する。時刻t1以前において、あらかめ
NANDゲート３、Ｄフリツプフロツプ回路８，
９の出力が“１”になつているもとで、時刻t1に
おいて入力端子Ａに印加されるパルス信号のリー
デイングエツジが到来して、前記入力端子Ａのレ
ベルが“０”から“１”に移行すると、NAND
ゲート１の出力レベル“０”に移行し、その結
果、NANDゲート２の出力レベルが“１”に移
行し、続いてNANDゲート３の出力レベルが
“０”に移行し、それによつて前記NANDゲート
１の出力レベルは“１”に戻る。
第２図のAa，Baに示す様な信号波形が印加され
たものとして、第１図の回路の動作を第２図をも
とに説明する。時刻t1以前において、あらかめ
NANDゲート３、Ｄフリツプフロツプ回路８，
９の出力が“１”になつているもとで、時刻t1に
おいて入力端子Ａに印加されるパルス信号のリー
デイングエツジが到来して、前記入力端子Ａのレ
ベルが“０”から“１”に移行すると、NAND
ゲート１の出力レベル“０”に移行し、その結
果、NANDゲート２の出力レベルが“１”に移
行し、続いてNANDゲート３の出力レベルが
“０”に移行し、それによつて前記NANDゲート
１の出力レベルは“１”に戻る。
時刻t2において、前記パルス信号のトレイリン
グエツジが到来して、前記入力端子Ａのレベルが
“０”に移行すると、前記NANDゲート３の出力
レベルは“１”に移行し、続いて前記NANDゲ
ート２の出力レベルが“０”に移行する。
グエツジが到来して、前記入力端子Ａのレベルが
“０”に移行すると、前記NANDゲート３の出力
レベルは“１”に移行し、続いて前記NANDゲ
ート２の出力レベルが“０”に移行する。
時刻t3において、前記パルス信号のリーデイン
グエツジが到来すると、前記NANDゲート１，
２，３の出力レベルは時刻t1のときと同様に変化
し、時刻t4において前記パルス信号のトレイリン
グエツジが到来すると、前記NANDゲート２，
３の出力レベルは時刻t2のときと同様に変化し、
以後、前記パルス信号のリーデイングエツジなら
びにトレイリングエツジが到来する毎に同様の動
作を繰り返す。なお、この間の、入力端子Ｂのレ
ベルは“０”に維持されているのでNANDゲー
ト４の出力レベルは“１”のまま変化せず、した
がつてNANDゲート５，６の出力レベルも変化
しない。
グエツジが到来すると、前記NANDゲート１，
２，３の出力レベルは時刻t1のときと同様に変化
し、時刻t4において前記パルス信号のトレイリン
グエツジが到来すると、前記NANDゲート２，
３の出力レベルは時刻t2のときと同様に変化し、
以後、前記パルス信号のリーデイングエツジなら
びにトレイリングエツジが到来する毎に同様の動
作を繰り返す。なお、この間の、入力端子Ｂのレ
ベルは“０”に維持されているのでNANDゲー
ト４の出力レベルは“１”のまま変化せず、した
がつてNANDゲート５，６の出力レベルも変化
しない。
一方、NANDゲート７の出力端子にはNAND
ゲート１の反転信号が現われ、Ｄフリツプフロツ
プ回路８のデイレイ端子D1にはNANDゲート１
０の出力が印加され、Ｄフリツプフロツプ回路９
のデイレイ端子D2に前記Ｄフリツプフロツプ回
路８の出力が印加されているので、時刻t1におい
て前記Ｄフリツプフロツプ回路８の出力端子Q1
のレベルは“０”に移行し、その結果、前記
NANDゲート１０の出力レベルは“１”に移行
する。
ゲート１の反転信号が現われ、Ｄフリツプフロツ
プ回路８のデイレイ端子D1にはNANDゲート１
０の出力が印加され、Ｄフリツプフロツプ回路９
のデイレイ端子D2に前記Ｄフリツプフロツプ回
路８の出力が印加されているので、時刻t1におい
て前記Ｄフリツプフロツプ回路８の出力端子Q1
のレベルは“０”に移行し、その結果、前記
NANDゲート１０の出力レベルは“１”に移行
する。
時刻t3において、NANDゲート７の出力レベ
ルが“１”に移行すると、前記Ｄフリツプフロツ
プ回路８の出力端子Q1のレベルは“１”に移行
し、前記Ｄフリツプフロツプ回路９の出力端子
Q2のレベルは“０”に移行する。
ルが“１”に移行すると、前記Ｄフリツプフロツ
プ回路８の出力端子Q1のレベルは“１”に移行
し、前記Ｄフリツプフロツプ回路９の出力端子
Q2のレベルは“０”に移行する。
なお、前記NANDゲート７の出力レベルは
NANDゲート１の出力レベルが“１”に戻つた
のちに再び“０”に戻る。
NANDゲート１の出力レベルが“１”に戻つた
のちに再び“０”に戻る。
時刻t5において、NANDゲート７の出力レベ
ルが“１”に移行すると、Ｄフリツプフロツプ回
路９の出力レベルが“１”に移行し、その結果、
NANDゲート１０の出力レベルが“０”に移行
する。
ルが“１”に移行すると、Ｄフリツプフロツプ回
路９の出力レベルが“１”に移行し、その結果、
NANDゲート１０の出力レベルが“０”に移行
する。
時刻t6において、前記NANDゲート７の出力
レベルが“１”に移行すると、Ｄフリツプフロツ
プ回路８、NANDゲート１０の出力レベルは時
刻t1のときと同様に変化し、以後、時刻t7までは
前記Ｄフリツプフロツプ回路８，９、前記
NANDゲート１０の出力レベルは同様の変化を
繰り返す。
レベルが“１”に移行すると、Ｄフリツプフロツ
プ回路８、NANDゲート１０の出力レベルは時
刻t1のときと同様に変化し、以後、時刻t7までは
前記Ｄフリツプフロツプ回路８，９、前記
NANDゲート１０の出力レベルは同様の変化を
繰り返す。
時刻t7において、入力端子Ｂのレベルが“１”
に移行し、さらに時刻t8において入力端子Ａのレ
ベルが“０”に移行すると、NANDゲート３の
レベルが“１”に移行し、さらに、NANDゲー
ト４の出力レベルが“０”に移行し、続いて
NANDゲート５の出力レベルが“１”に移行し、
その結果、NANDゲート６の出力レベルが“０”
に移行する。
に移行し、さらに時刻t8において入力端子Ａのレ
ベルが“０”に移行すると、NANDゲート３の
レベルが“１”に移行し、さらに、NANDゲー
ト４の出力レベルが“０”に移行し、続いて
NANDゲート５の出力レベルが“１”に移行し、
その結果、NANDゲート６の出力レベルが“０”
に移行する。
時刻t9において、入力端子Ａのレベルが“１”
に移行すると、NANDゲート１，２，３の出力
レベルは時刻t1のときと同様に変化し、前記
NANDゲート３の出力レベルが“０”に移行す
るが、前記NANDゲート３の出力レベルの“０”
への移行によつてNANDゲート６の出力レベル
が“１”に移行し、続いてNANDゲート５の出
力レベルが“０”に移行する。
に移行すると、NANDゲート１，２，３の出力
レベルは時刻t1のときと同様に変化し、前記
NANDゲート３の出力レベルが“０”に移行す
るが、前記NANDゲート３の出力レベルの“０”
への移行によつてNANDゲート６の出力レベル
が“１”に移行し、続いてNANDゲート５の出
力レベルが“０”に移行する。
以後、入力端子Ａに印加されるパルス信号のリ
ーデイングエツジあるいはトレイリングエツジが
到来するごとに各NANDゲートの出力レベルは
同様の変化を繰り返す。
ーデイングエツジあるいはトレイリングエツジが
到来するごとに各NANDゲートの出力レベルは
同様の変化を繰り返す。
したがつて、時刻t7以後においてはNANDゲ
ート１の出力パルスとNANDゲート４の出力パ
ルスがNANDゲート７によつて合成されるので、
Ｄフリツプフロツプ回路８，９、NANDゲート
１０の出力レベルの変化の周期は時刻t7以前の２
分の１となる。
ート１の出力パルスとNANDゲート４の出力パ
ルスがNANDゲート７によつて合成されるので、
Ｄフリツプフロツプ回路８，９、NANDゲート
１０の出力レベルの変化の周期は時刻t7以前の２
分の１となる。
すなわち、入力端子Ｂのレベルが“０”にある
ときには第１図に示した切換分周装置は３分の１
の分周回路として動作するが、前記入力端子Ｂの
レベルが“１”になると、出力周波数は２倍とな
り、1.5分の１の分周回路として動作することに
なる。
ときには第１図に示した切換分周装置は３分の１
の分周回路として動作するが、前記入力端子Ｂの
レベルが“１”になると、出力周波数は２倍とな
り、1.5分の１の分周回路として動作することに
なる。
この様に、本発明の切換分周装置では容易に1/
３：1/1.5の分周比が得られるので、本装置を先に
述べた家庭用VTRに用いて、NTSC方式の６時
間モードのときには周波数発電機の出力信号を、
この分周装置を介さずにキヤプスタンモータの制
御回路に供給する様に構成することによつて、分
周比を、1/3：1/1.5：1/1に設定することが出来
る。
３：1/1.5の分周比が得られるので、本装置を先に
述べた家庭用VTRに用いて、NTSC方式の６時
間モードのときには周波数発電機の出力信号を、
この分周装置を介さずにキヤプスタンモータの制
御回路に供給する様に構成することによつて、分
周比を、1/3：1/1.5：1/1に設定することが出来
る。
このため、分周比を1/6：1/3：1/2に切り換え
る従来方式に比べて、キヤプスタンモータの制御
回路に供給される周波数発電機からの信号周波数
は２倍となるので、キヤプスタンモータの制御特
性をより向上させることが出来る。
る従来方式に比べて、キヤプスタンモータの制御
回路に供給される周波数発電機からの信号周波数
は２倍となるので、キヤプスタンモータの制御特
性をより向上させることが出来る。
なお、第１図に示した実施例では３スケール分
周器４００を用いて1/3：1/1.5の分周比を得る例
を示したが、５スケール分周器を用いれば、1/
５：1/2.5の分周比が得られ、７スケール分周器を
用いれば1/7：1/3.5の分周器を得ることが出来
る。
周器４００を用いて1/3：1/1.5の分周比を得る例
を示したが、５スケール分周器を用いれば、1/
５：1/2.5の分周比が得られ、７スケール分周器を
用いれば1/7：1/3.5の分周器を得ることが出来
る。
以上の説明から明らかなように、本発明の切換
分周装置は、入力端子Ａに供給される入力パルス
のリーデイングエツジにおいて出力パルスを発生
する第１の回路ブロツク（NANDゲート１，２，
３によつて構成されている。）と、入力パルスの
トレイリングエツジにおいて出力パルスを発生す
る第２の回路ブロツク（NANDゲート４，５，
６によつて構成されている。）と、前記第１の回
路ブロツクの出力パルスと前記第２の回路ブロツ
クの出力パルスを合成して２倍の数の出力パルス
を得る合成手段（NANDゲート７によつて構成
されている。）によつて構成された２逓倍回路と、
前記２逓倍回路の出力パルスが分周のための入力
信号として供給されるＮスケール分周器（ただ
し、Ｎは奇数）４００と、分周比切換信号が供給
される分周比切換端子Ｂと、前記分周比切換信号
が第１のレベルにあるときには前記第１の回路ブ
ロツクと前記第２の回路ブロツクのそれぞれの出
力パルスを前記合成回路に供給し、前記分周比切
換信号が第２のレベルにあるときには前記第１の
回路ブロツクの出力パルスのみを前記合成手段に
供給せしめる切換手段（第２の回路ブロツクを構
成するNANDゲート４の入力端子のＢ端子への
接続によつて具現化されている。）を備えたこと
を特徴とするものであり、入力クロツクパルスの
ハーフクロツク単位で分周比を設定することが出
来るので、従来よりも低い周波数の入力信号をも
とに同じ周波数の分周出力信号を取り出すことが
出来、大なる効果を奏する。
分周装置は、入力端子Ａに供給される入力パルス
のリーデイングエツジにおいて出力パルスを発生
する第１の回路ブロツク（NANDゲート１，２，
３によつて構成されている。）と、入力パルスの
トレイリングエツジにおいて出力パルスを発生す
る第２の回路ブロツク（NANDゲート４，５，
６によつて構成されている。）と、前記第１の回
路ブロツクの出力パルスと前記第２の回路ブロツ
クの出力パルスを合成して２倍の数の出力パルス
を得る合成手段（NANDゲート７によつて構成
されている。）によつて構成された２逓倍回路と、
前記２逓倍回路の出力パルスが分周のための入力
信号として供給されるＮスケール分周器（ただ
し、Ｎは奇数）４００と、分周比切換信号が供給
される分周比切換端子Ｂと、前記分周比切換信号
が第１のレベルにあるときには前記第１の回路ブ
ロツクと前記第２の回路ブロツクのそれぞれの出
力パルスを前記合成回路に供給し、前記分周比切
換信号が第２のレベルにあるときには前記第１の
回路ブロツクの出力パルスのみを前記合成手段に
供給せしめる切換手段（第２の回路ブロツクを構
成するNANDゲート４の入力端子のＢ端子への
接続によつて具現化されている。）を備えたこと
を特徴とするものであり、入力クロツクパルスの
ハーフクロツク単位で分周比を設定することが出
来るので、従来よりも低い周波数の入力信号をも
とに同じ周波数の分周出力信号を取り出すことが
出来、大なる効果を奏する。
第１図は本発明の一実施例に係る切換分周装置
の回路構成図、第２図は第１図の各部の信号波形
図である。 Ａ，Ｂ……入力端子、Ｃ……分周出力端子、１
〜７，１０……NANDゲート、８，９……Ｄフ
リツプフロツプ回路、３００……２逓倍回路、４
００……３スケール分周器。
の回路構成図、第２図は第１図の各部の信号波形
図である。 Ａ，Ｂ……入力端子、Ｃ……分周出力端子、１
〜７，１０……NANDゲート、８，９……Ｄフ
リツプフロツプ回路、３００……２逓倍回路、４
００……３スケール分周器。
Claims (1)
- １ 入力パルスのリーデイングエツジにおいて出
力パルスを発生する第１の回路ブロツクと、入力
パルスのトレイリングエツジにおいて出力パルス
を発生する第２の回路ブロツクと、前記第１の回
路ブロツクの出力パルスと前記第２の回路ブロツ
クの出力パルスを合成して２倍の数の出力パルス
を得る合成手段によつて構成された２逓倍回路
と、前記２逓倍回路の出力パルスが分周のための
入力信号として供給されるＮスケール分周器（た
だし、Ｎは奇数）と、分周比切換信号が供給され
る分周比切換端子と、前記分周比切換信号が第１
のレベルにあるときには前記第１の回路ブロツク
と前記第２の回路ブロツクのそれぞれの出力パル
スを前記合成回路に供給し、前記分周比切換信号
が第２のレベルにあるときには前記第１の回路ブ
ロツクの出力パルスのみを前記合成回路に供給せ
しめる切換手段を備えたことを特徴とする切換分
周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048201A JPS58165425A (ja) | 1982-03-25 | 1982-03-25 | 切換分周装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57048201A JPS58165425A (ja) | 1982-03-25 | 1982-03-25 | 切換分周装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58165425A JPS58165425A (ja) | 1983-09-30 |
| JPH0148701B2 true JPH0148701B2 (ja) | 1989-10-20 |
Family
ID=12796762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57048201A Granted JPS58165425A (ja) | 1982-03-25 | 1982-03-25 | 切換分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58165425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42656E1 (en) | 1995-10-20 | 2011-08-30 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339345A (en) * | 1992-08-31 | 1994-08-16 | Ast Research Inc. | Frequency divider circuit |
-
1982
- 1982-03-25 JP JP57048201A patent/JPS58165425A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE42656E1 (en) | 1995-10-20 | 2011-08-30 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58165425A (ja) | 1983-09-30 |
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