JPH0149044B2 - - Google Patents
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- JPH0149044B2 JPH0149044B2 JP57148819A JP14881982A JPH0149044B2 JP H0149044 B2 JPH0149044 B2 JP H0149044B2 JP 57148819 A JP57148819 A JP 57148819A JP 14881982 A JP14881982 A JP 14881982A JP H0149044 B2 JPH0149044 B2 JP H0149044B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
- H03F1/304—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device and using digital means
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ入力点から入力されるアナロ
グ信号に対応した入力信号を増幅する入力差動ア
ンプを備えた絶縁型アナログ入力装置に適用され
るアナログ入力方式に関する。
グ信号に対応した入力信号を増幅する入力差動ア
ンプを備えた絶縁型アナログ入力装置に適用され
るアナログ入力方式に関する。
一般にこの種の絶縁型アナログ入力装置として
は、第１図のパルストランス方式によるアナログ
入力装置と、第２図のフライングキヤパシタ方式
によるアナログ入力装置とがよく知られている。
第１図において、１０１1〜１０１oは変調スイツ
チとしてのFETスイツチ、１０２1〜１０２oはア
ナログ入力点を選択するFETスイツチ、１０３1
〜１０３oは入力信号をスイツチングし、絶縁入
力するパルストランスである。パルストランス１
０３1〜１０３oのいずれか一つからのスイツチン
グ信号は差動アンプ１０４で増幅され、サンプ
ル・ホールド回路（以下、SHと称する）１０５
でホールドされる。しかしてSH１０５のホール
ド出力はアナログ／デジタル変換器（以下、
ADCと称する）１０６に供給され、対応するデ
ジタル値に変換される。一方、第２図において、
２０１1〜２０１oは（リレーおよびコンデンサか
らなる）フライングキヤパシタ入力回路、２０２
は入力差動アンプである。フライングキヤパシタ
入力回路２０１1〜２０１oの（リレーの）いずれ
か一つが図示状態から差動アンプ２０２側に切換
わると、該当するフライングキヤパシタ入力回路
に蓄積されていた入力電圧は差動アンプ２０２に
供給され増幅される。しかして、差動アンプ２０
２の増幅出力はADC（アナログ／デジタル変換
器）２０３に供給され、対応するデジタル値に変
換される。
は、第１図のパルストランス方式によるアナログ
入力装置と、第２図のフライングキヤパシタ方式
によるアナログ入力装置とがよく知られている。
第１図において、１０１1〜１０１oは変調スイツ
チとしてのFETスイツチ、１０２1〜１０２oはア
ナログ入力点を選択するFETスイツチ、１０３1
〜１０３oは入力信号をスイツチングし、絶縁入
力するパルストランスである。パルストランス１
０３1〜１０３oのいずれか一つからのスイツチン
グ信号は差動アンプ１０４で増幅され、サンプ
ル・ホールド回路（以下、SHと称する）１０５
でホールドされる。しかしてSH１０５のホール
ド出力はアナログ／デジタル変換器（以下、
ADCと称する）１０６に供給され、対応するデ
ジタル値に変換される。一方、第２図において、
２０１1〜２０１oは（リレーおよびコンデンサか
らなる）フライングキヤパシタ入力回路、２０２
は入力差動アンプである。フライングキヤパシタ
入力回路２０１1〜２０１oの（リレーの）いずれ
か一つが図示状態から差動アンプ２０２側に切換
わると、該当するフライングキヤパシタ入力回路
に蓄積されていた入力電圧は差動アンプ２０２に
供給され増幅される。しかして、差動アンプ２０
２の増幅出力はADC（アナログ／デジタル変換
器）２０３に供給され、対応するデジタル値に変
換される。
このような２種類の絶縁型アナログ入力装置で
は、特に入力ゲインを大きくする場合、各入力回
路部分のオフセツト電圧のばらつき、更には入力
差動アンプ１０４，２０２のオフセツトエラーが
問題となる。そこで従来のアナログ入力装置で
は、オフセツト電圧の修正のためにｎ点のアナロ
グ入力点のうちの１点を第１図、第２図にそれぞ
れ示されるようにシヨート（短絡）させ（シヨー
ト入力点とし）、定期的にシヨート入力を行なう
ことにより、ハード的またはソフト的にオフセツ
ト値を修正する方式が用いられていた。
は、特に入力ゲインを大きくする場合、各入力回
路部分のオフセツト電圧のばらつき、更には入力
差動アンプ１０４，２０２のオフセツトエラーが
問題となる。そこで従来のアナログ入力装置で
は、オフセツト電圧の修正のためにｎ点のアナロ
グ入力点のうちの１点を第１図、第２図にそれぞ
れ示されるようにシヨート（短絡）させ（シヨー
ト入力点とし）、定期的にシヨート入力を行なう
ことにより、ハード的またはソフト的にオフセツ
ト値を修正する方式が用いられていた。
しかし、この方式では、上述の如く定期的にシ
ヨート入力を行なう必要があるためにソフトウエ
アの負担が大きくなる欠点があつた。また、上述
の方式では、各アナログ入力点間のオフセツト電
圧のばらつきを修正することができず問題であつ
た。
ヨート入力を行なう必要があるためにソフトウエ
アの負担が大きくなる欠点があつた。また、上述
の方式では、各アナログ入力点間のオフセツト電
圧のばらつきを修正することができず問題であつ
た。
本発明は上記事情に鑑みてなされたものでその
目的は、外部にシヨート入力点を設けることなく
各アナログ入力点ごとにオフセツト修正が行な
え、しかも各アナログ入力点間のオフセツト電圧
のばらつき、並びに入力差動アンプのオフセツト
が自動的に修正できるアナログ入力方式を提供す
ることにある。
目的は、外部にシヨート入力点を設けることなく
各アナログ入力点ごとにオフセツト修正が行な
え、しかも各アナログ入力点間のオフセツト電圧
のばらつき、並びに入力差動アンプのオフセツト
が自動的に修正できるアナログ入力方式を提供す
ることにある。
本発明は入力差動アンプに対するフローテイン
グ入力の接地基準を当該アンプの正入力ラインま
たは負入力ラインに交互に切換えるようにしてい
る。こうすることにより、上記正、負入力ライン
がそれぞれ接地された場合の入力差動アンプの各
出力に含まれている真値並びにオフセツト値との
極性の関係は、真値（またはオフセツト値）を基
準にした場合、対応するオフセツト値（または真
値）に関し上記各出力間で正、負が逆になる。本
発明はこの現象を利用するために上記各出力間に
アナログ演算処理またはデジタル演算処理を施
し、上記オフセツト値をキヤンセルすることによ
りオフセツト修正を行なうようにしている。
グ入力の接地基準を当該アンプの正入力ラインま
たは負入力ラインに交互に切換えるようにしてい
る。こうすることにより、上記正、負入力ライン
がそれぞれ接地された場合の入力差動アンプの各
出力に含まれている真値並びにオフセツト値との
極性の関係は、真値（またはオフセツト値）を基
準にした場合、対応するオフセツト値（または真
値）に関し上記各出力間で正、負が逆になる。本
発明はこの現象を利用するために上記各出力間に
アナログ演算処理またはデジタル演算処理を施
し、上記オフセツト値をキヤンセルすることによ
りオフセツト修正を行なうようにしている。
以下、本発明の一実施例を図面を参照して説明
する。第３図は本発明が適用されるパルストラン
ス方式の絶縁型アナログ入力装置の構成を示すも
ので、３０１，３０２はそれぞれ変調用、アナロ
グ入力点選択用スイツチ、例えばFETスイツチ
である。３０３は１次巻線と２次巻線との巻線比
が例えば２：１のパルストランスである。３０４
はパルストランス３０３により変調された入力信
号を増幅する入力差動アンプ、３０５，３０６は
当該差動アンプ３０４のそれぞれ正入力ライン、
負入力ラインである。３０７，３０８はフローテ
イング入力の接地基準を切換えるスイツチ、例え
ばFETスイツチ（リレースイツチ等でもよい）
である。本実施例において、FETスイツチ３０
７，３０８は同一アナログ入力に対して交互にオ
ンされ、FETスイツチ３０７がオン状態の期間
中、負入力ライン３０６が接地され、FETスイ
ツチ３０８がオン状態の期間中、正入力ライン３
０５が接地される。FETスイツチ３０７，３０
８のいずれか一方がオン状態にある場合、他方の
FETスイツチは必ずオフ状態にあるように後述
する制御部３１３によつて制御されている。３０
９，３１０は入力差動アンプ３０４で差動された
変調信号がFETスイツチ３０７，３０８のスイ
ツチ動作に対応してサンプル・ホールドされる
SH（サンプル・ホールド回路）、３１１はSH３０
９，３１０の各出力の差分をとる差動アンプであ
る。３１２は差動アンプ３１１の出力値をデジタ
ル値に変換するADC（アナログ／デジタル変換
器）、３１３は制御部である。制御部３１３はア
ナログ入力点の選択制御（スキヤン制御）のほ
か、FETスイツチ３０７，３０８の切換制御、
SH３０９，３１０更にはADC３１２に対するタ
イミング制御などを行なう。
する。第３図は本発明が適用されるパルストラン
ス方式の絶縁型アナログ入力装置の構成を示すも
ので、３０１，３０２はそれぞれ変調用、アナロ
グ入力点選択用スイツチ、例えばFETスイツチ
である。３０３は１次巻線と２次巻線との巻線比
が例えば２：１のパルストランスである。３０４
はパルストランス３０３により変調された入力信
号を増幅する入力差動アンプ、３０５，３０６は
当該差動アンプ３０４のそれぞれ正入力ライン、
負入力ラインである。３０７，３０８はフローテ
イング入力の接地基準を切換えるスイツチ、例え
ばFETスイツチ（リレースイツチ等でもよい）
である。本実施例において、FETスイツチ３０
７，３０８は同一アナログ入力に対して交互にオ
ンされ、FETスイツチ３０７がオン状態の期間
中、負入力ライン３０６が接地され、FETスイ
ツチ３０８がオン状態の期間中、正入力ライン３
０５が接地される。FETスイツチ３０７，３０
８のいずれか一方がオン状態にある場合、他方の
FETスイツチは必ずオフ状態にあるように後述
する制御部３１３によつて制御されている。３０
９，３１０は入力差動アンプ３０４で差動された
変調信号がFETスイツチ３０７，３０８のスイ
ツチ動作に対応してサンプル・ホールドされる
SH（サンプル・ホールド回路）、３１１はSH３０
９，３１０の各出力の差分をとる差動アンプであ
る。３１２は差動アンプ３１１の出力値をデジタ
ル値に変換するADC（アナログ／デジタル変換
器）、３１３は制御部である。制御部３１３はア
ナログ入力点の選択制御（スキヤン制御）のほ
か、FETスイツチ３０７，３０８の切換制御、
SH３０９，３１０更にはADC３１２に対するタ
イミング制御などを行なう。
次に第３図の動作を第４図の信号波形図を参照
して説明する。今、制御部３１３によりFETス
イツチ３０１，３０２が連続的に２度オンされた
ものとする。これによりFETスイツチ３０１に
対応するアナログ入力点のアナログ入力信号VIN
がパルストランス３０３の１次側に供給され、当
該パルストランス３０３により連続２回変調され
る。制御部３１３は１回目の変調時にFETスイ
ツチ３０７をオンし、２回目の変調時には当該
FETスイツチ３０７をオフしてFETスイツチ３
０８をオンする。これにより、１回目の変調時に
は負入力ライン３０６が接地される。このため、
アナログ入力信号VINが正信号であるものとする
と、パルストランス３０３によつて正側に変調さ
れた信号が入力差動アンプ３０４により増幅され
る。このときの差動アンプ３０４の出力信号の波
形は第４図に符号ａで示される通りとなる。１回
目の変調時のパルストランス３０３による変調信
号に対する差動アンプ３０４の出力値VSH1は第４
図に示されているようにVS／２＋Vpffとなる。こ
こでVSはパルストランス３０３の１次巻線と２
次巻線との巻線比が１：１（本実施例では２：１）
の場合であつて、パルストランス３０３を含む入
力回路部分および入力差動アンプ３０４のオフセ
ツトが無いものとした場合の差動アンプ３０４の
出力値である。またVpffは入力回路部分および差
動アンプ３０４のオフセツト電圧である。
して説明する。今、制御部３１３によりFETス
イツチ３０１，３０２が連続的に２度オンされた
ものとする。これによりFETスイツチ３０１に
対応するアナログ入力点のアナログ入力信号VIN
がパルストランス３０３の１次側に供給され、当
該パルストランス３０３により連続２回変調され
る。制御部３１３は１回目の変調時にFETスイ
ツチ３０７をオンし、２回目の変調時には当該
FETスイツチ３０７をオフしてFETスイツチ３
０８をオンする。これにより、１回目の変調時に
は負入力ライン３０６が接地される。このため、
アナログ入力信号VINが正信号であるものとする
と、パルストランス３０３によつて正側に変調さ
れた信号が入力差動アンプ３０４により増幅され
る。このときの差動アンプ３０４の出力信号の波
形は第４図に符号ａで示される通りとなる。１回
目の変調時のパルストランス３０３による変調信
号に対する差動アンプ３０４の出力値VSH1は第４
図に示されているようにVS／２＋Vpffとなる。こ
こでVSはパルストランス３０３の１次巻線と２
次巻線との巻線比が１：１（本実施例では２：１）
の場合であつて、パルストランス３０３を含む入
力回路部分および入力差動アンプ３０４のオフセ
ツトが無いものとした場合の差動アンプ３０４の
出力値である。またVpffは入力回路部分および差
動アンプ３０４のオフセツト電圧である。
一方、２回目の変調時には上述したように
FETスイツチ３０７がオフし、FETスイツチ３
０８がオンされるため、負入力ライン３０６が接
地状態から解放され、正入力ライン３０５が接地
される。この結果、入力差動アンプ３０４は１回
目と異なり負側に変調された信号を出力する（第
４図の符号ｂで示される出力信号波形参照）。こ
の２回目の変調時のパルストランス３０３による
変調信号に対する差動アンプ３０４の出力値VSH2
は第４図に示されているように−VS／２＋Vpffと
なる。
FETスイツチ３０７がオフし、FETスイツチ３
０８がオンされるため、負入力ライン３０６が接
地状態から解放され、正入力ライン３０５が接地
される。この結果、入力差動アンプ３０４は１回
目と異なり負側に変調された信号を出力する（第
４図の符号ｂで示される出力信号波形参照）。こ
の２回目の変調時のパルストランス３０３による
変調信号に対する差動アンプ３０４の出力値VSH2
は第４図に示されているように−VS／２＋Vpffと
なる。
１回目の変調時の入力差動アンプ３０４の出力
信号の出力値VSH1は制御部３１３の制御により
SH３０９にサンプル・ホールドされる。また２
回目の変調時の入力差動アンプ３０４の出力信号
の出力値VSH2は同じく制御部３１３の制御により
SH３１０にサンプル・ホールドされる。これら
SH３０９，３１０の各出力は差動アンプ３１１
のそれぞれ負入力端子、正入力端子に入力され
る。これにより差動アンプ３１１でSH３０９，
３１０の各出力の差分がとられる。この差動アン
プ３１１の出力はVSH1−VSH2＝（VS／２＋Vpff）−
（−VS／２＋Vpff）＝VSとなり、オフセツト電圧
（入力オフセツト）Vpffがキヤンセルされている
ことがわかる。
信号の出力値VSH1は制御部３１３の制御により
SH３０９にサンプル・ホールドされる。また２
回目の変調時の入力差動アンプ３０４の出力信号
の出力値VSH2は同じく制御部３１３の制御により
SH３１０にサンプル・ホールドされる。これら
SH３０９，３１０の各出力は差動アンプ３１１
のそれぞれ負入力端子、正入力端子に入力され
る。これにより差動アンプ３１１でSH３０９，
３１０の各出力の差分がとられる。この差動アン
プ３１１の出力はVSH1−VSH2＝（VS／２＋Vpff）−
（−VS／２＋Vpff）＝VSとなり、オフセツト電圧
（入力オフセツト）Vpffがキヤンセルされている
ことがわかる。
次に本発明の他の実施例を第５図を参照して説
明する。第５図は本発明が適用されるフライング
キヤパシタ方式の絶縁型アナログ入力装置の構成
を示すもので、５０１は（リレーおよびフライン
グキヤパシタと称されるコンデンサからなる）フ
ライングキヤパシタ入力回路である。５０２はグ
ループ選択用のグループリレー、５０３は次に説
明する入力差動アンプ５０４の入力開放時に当該
差動アンプ５０４が飽和するのを防止するシヨー
トスイツチである。５０４はフライングキヤパシ
タ入力回路５０１からの入力信号を増幅する入力
差動アンプ、５０５，５０６は当該差動アンプ５
０４のそれぞれ正入力ライン、負入力ラインであ
る。５０７，５０８はフローテイング入力の接地
基準を切換える前記実施例のFETスイツチ３０
８，３０７と同様のFETスイツチである。５０
９は入力差動アンプ５０４の出力値をデジタル値
に変換するADC（アナログ／デジタル変換器）、
５１０，５１１はADC５０９でＡ／Ｄ変換され
た値がFETスイツチ５０７，５０８のスイツチ
動作に対応して保持されるレジスタ（以下、
REGと称する）、５１２はREG５１０，５１１の
各保持内容を加算する加算器（以下、ADDと称
する）である。５１３はADD５１２の加算結果
の１／２の値を求める１／２回路、例えばシフト
レジスタ（以下、SRと称する）、５１４は制御部
である。制御部５１４はアナログ入力点の選択制
御（スキヤン制御）のほか、FETスイツチ５０
７，５０８の切換制御、REG５１０，５１１を
含む各部のタイミング制御などを行なう。
明する。第５図は本発明が適用されるフライング
キヤパシタ方式の絶縁型アナログ入力装置の構成
を示すもので、５０１は（リレーおよびフライン
グキヤパシタと称されるコンデンサからなる）フ
ライングキヤパシタ入力回路である。５０２はグ
ループ選択用のグループリレー、５０３は次に説
明する入力差動アンプ５０４の入力開放時に当該
差動アンプ５０４が飽和するのを防止するシヨー
トスイツチである。５０４はフライングキヤパシ
タ入力回路５０１からの入力信号を増幅する入力
差動アンプ、５０５，５０６は当該差動アンプ５
０４のそれぞれ正入力ライン、負入力ラインであ
る。５０７，５０８はフローテイング入力の接地
基準を切換える前記実施例のFETスイツチ３０
８，３０７と同様のFETスイツチである。５０
９は入力差動アンプ５０４の出力値をデジタル値
に変換するADC（アナログ／デジタル変換器）、
５１０，５１１はADC５０９でＡ／Ｄ変換され
た値がFETスイツチ５０７，５０８のスイツチ
動作に対応して保持されるレジスタ（以下、
REGと称する）、５１２はREG５１０，５１１の
各保持内容を加算する加算器（以下、ADDと称
する）である。５１３はADD５１２の加算結果
の１／２の値を求める１／２回路、例えばシフト
レジスタ（以下、SRと称する）、５１４は制御部
である。制御部５１４はアナログ入力点の選択制
御（スキヤン制御）のほか、FETスイツチ５０
７，５０８の切換制御、REG５１０，５１１を
含む各部のタイミング制御などを行なう。
制御部５１４はフライングキヤパシタ入力回路
５０１に対応するアナログ入力点を選択してアナ
ログ入力を行なう場合、まずフライングキヤパシ
タ入力回路５０１（のリレーを）入力差動アンプ
５０４側に切換える。次に制御部５１４はシヨー
トスイツチ５０３をオフしグループリレー５０２
を閉じると共にFETスイツチ５０８をオンする。
FETスイツチ５０８がオンすることにより負入
力ライン５０６が接地される。このとき、入力信
号レベルが正であるものとすると、入力差動アン
プ５０４の出力はVS＋Vpffとなる。この差動アン
プ５０４の出力はADC５０９によりデジタル値
に変換され、REG５１０に保持される。
５０１に対応するアナログ入力点を選択してアナ
ログ入力を行なう場合、まずフライングキヤパシ
タ入力回路５０１（のリレーを）入力差動アンプ
５０４側に切換える。次に制御部５１４はシヨー
トスイツチ５０３をオフしグループリレー５０２
を閉じると共にFETスイツチ５０８をオンする。
FETスイツチ５０８がオンすることにより負入
力ライン５０６が接地される。このとき、入力信
号レベルが正であるものとすると、入力差動アン
プ５０４の出力はVS＋Vpffとなる。この差動アン
プ５０４の出力はADC５０９によりデジタル値
に変換され、REG５１０に保持される。
次に制御部５１４はグループリレー５０２を開
き、かつFETスイツチ５０８をオフした後、シ
ヨートスイツチ５０３をオンとすると共にFET
スイツチ５０７をオンする。しかして、負入力ラ
イン５０６が接地状態から解放され、正入力ライ
ン５０５が接地される。次に制御部５１４はシヨ
ートスイツチ５０３をオフし、グループリレー５
０２を再び閉じる。このときの入力差動アンプ５
０４の出力は、前回のときとは異なつて正入力ラ
イン５０５が接地されているために−VS＋Vpffと
なる。この差動アンプ５０４の出力はADC５０
９によりデジタル値に変換される。そして、
ADC５０９の変換出力はREG５１１に供給され、
（上述したREG５１０とは異なり）２の補数がと
られて当該REG５１１に保持される。したがつ
てREG５１１の保持内容は−（−VS＋Vpff）すな
わちVS−Vpffのデジタル値となる。
き、かつFETスイツチ５０８をオフした後、シ
ヨートスイツチ５０３をオンとすると共にFET
スイツチ５０７をオンする。しかして、負入力ラ
イン５０６が接地状態から解放され、正入力ライ
ン５０５が接地される。次に制御部５１４はシヨ
ートスイツチ５０３をオフし、グループリレー５
０２を再び閉じる。このときの入力差動アンプ５
０４の出力は、前回のときとは異なつて正入力ラ
イン５０５が接地されているために−VS＋Vpffと
なる。この差動アンプ５０４の出力はADC５０
９によりデジタル値に変換される。そして、
ADC５０９の変換出力はREG５１１に供給され、
（上述したREG５１０とは異なり）２の補数がと
られて当該REG５１１に保持される。したがつ
てREG５１１の保持内容は−（−VS＋Vpff）すな
わちVS−Vpffのデジタル値となる。
REG５１０，５１１の保持内容、すなわちVS
＋Vpffのデジタル値、VS−Vpffのデジタル値は
ADD５１２に供給される。しかしてこれらREG
５１０，５１１の各保持内容は制御部５１４の制
御により加算される。この場合のADD５１２の
加算結果は （VS＋Vpff）＋（VS−Vpff）＝2VS となり、オフセツト電圧Vpffがキヤンセルされて
いることがわかる。このADD５１２の加算結果
はSR５１３に保持された後、下位ビツト方向に
１ビツトシフト（右シフト）される。これにより
ADD５１２の加算結果は１／２され、SR５１３
の出力はVSとなる。
＋Vpffのデジタル値、VS−Vpffのデジタル値は
ADD５１２に供給される。しかしてこれらREG
５１０，５１１の各保持内容は制御部５１４の制
御により加算される。この場合のADD５１２の
加算結果は （VS＋Vpff）＋（VS−Vpff）＝2VS となり、オフセツト電圧Vpffがキヤンセルされて
いることがわかる。このADD５１２の加算結果
はSR５１３に保持された後、下位ビツト方向に
１ビツトシフト（右シフト）される。これにより
ADD５１２の加算結果は１／２され、SR５１３
の出力はVSとなる。
以上詳述したように本発明によれば次に列挙さ
れる種々の作用効果を奏することができる。
れる種々の作用効果を奏することができる。
外部にオフセツト電圧修正用のシヨート入力
点を設けることなく、各アナログ入力点ごとに
常にオフセツト修正をすることができる。
点を設けることなく、各アナログ入力点ごとに
常にオフセツト修正をすることができる。
入力差動アンプのオフセツト修正は勿論、各
アナログ入力点間のオフセツト電圧のばらつき
を考慮したオフセツト修正が自動的に行なえ
る。
アナログ入力点間のオフセツト電圧のばらつき
を考慮したオフセツト修正が自動的に行なえ
る。
上記の効果により、従来のようにシヨート
入力点を定期的にスキヤンすることが不要とな
るためソフトウエアの負担を軽減できる。
入力点を定期的にスキヤンすることが不要とな
るためソフトウエアの負担を軽減できる。
第１図および第２図は従来例を示す回路構成
図、第３図は本発明の一実施例を示す回路構成
図、第４図は動作を説明するための信号波形図、
第５図は本発明の他の実施例を示す回路構成図で
ある。 １０４，２０２，３０４，５０４…入力差動ア
ンプ、１０５，３０９，３１０…サンプル・ホー
ルド回路（SH）、１０６，２０３，３１２，５０
９…アナログ／デジタル変換器（ADC）、３０
５，５０５…正入力ライン、３０６，５０６…負
入力ライン、３０７，３０８，５０７，５０８…
（接地基準切換え用の）FETスイツチ、３１１…
差動アンプ、３１３，５１４…制御部、５１２…
加算器（ADD）。
図、第３図は本発明の一実施例を示す回路構成
図、第４図は動作を説明するための信号波形図、
第５図は本発明の他の実施例を示す回路構成図で
ある。 １０４，２０２，３０４，５０４…入力差動ア
ンプ、１０５，３０９，３１０…サンプル・ホー
ルド回路（SH）、１０６，２０３，３１２，５０
９…アナログ／デジタル変換器（ADC）、３０
５，５０５…正入力ライン、３０６，５０６…負
入力ライン、３０７，３０８，５０７，５０８…
（接地基準切換え用の）FETスイツチ、３１１…
差動アンプ、３１３，５１４…制御部、５１２…
加算器（ADD）。
Claims (1)
- 【特許請求の範囲】 １ 正入力ラインおよび負入力ラインを有し、ア
ナログ入力点から入力されるアナログ信号に対応
した入力信号を増幅する差動アンプ、を備えた絶
縁型アナログ入力装置において、 前記正入力ラインを接地する第１の接地手段
と、 前記負入力ラインを接地する第２の接地手段
と、 前記第１の接地手段によつて前記正入力ライン
が接地されたときに前記差動アンプから出力され
るアナログ信号に対応した第１の出力値を保持す
る第１の保持手段と、 前記第２の接地手段によつて前記負入力ライン
が接地されたときに前記差動アンプから出力され
るアナログ信号に対応した第２の出力値を保持す
る第２の保持手段と、 前記第１の保持手段に保持された前記第１の出
力値と前記第２の保持手段に保持された前記第２
の出力値との間に、前記第１および第２の出力値
に含まれるオフセツト電圧がキヤンセルされるよ
うに演算を施す演算手段とを具備し、 前記入力信号が入力されたときに、前記第１お
よび第２の接地手段を交互に動作させて前記正入
力ラインおよび前記負入力ラインを交互に接地
し、それぞれの接地時に得られた同一の前記入力
信号に対応する前記第１および第２の出力値の間
の演算を前記演算手段によつて行なうことによ
り、オフセツト電圧を修正するようにしたことを
特徴とするアナログ入力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148819A JPS5939110A (ja) | 1982-08-27 | 1982-08-27 | アナログ入力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148819A JPS5939110A (ja) | 1982-08-27 | 1982-08-27 | アナログ入力方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939110A JPS5939110A (ja) | 1984-03-03 |
| JPH0149044B2 true JPH0149044B2 (ja) | 1989-10-23 |
Family
ID=15461421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148819A Granted JPS5939110A (ja) | 1982-08-27 | 1982-08-27 | アナログ入力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939110A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101006435A (zh) | 2004-08-27 | 2007-07-25 | 汤姆逊许可公司 | 使数字数据和模拟数据能够通过数据总线进行通信的设备和方法 |
| JP5678466B2 (ja) * | 2010-04-27 | 2015-03-04 | 富士通株式会社 | 信号処理回路及び信号処理方法 |
| US9195253B2 (en) | 2011-12-05 | 2015-11-24 | Mitsubishi Electric Corporation | Signal transmission circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52133134U (ja) * | 1976-04-05 | 1977-10-08 |
-
1982
- 1982-08-27 JP JP57148819A patent/JPS5939110A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5939110A (ja) | 1984-03-03 |
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