JPH0149982B2

JPH0149982B2 -

Info

Publication number: JPH0149982B2
Application number: JP59197040A
Authority: JP
Inventors: Ritsu Katayama; Hiroshi Shimizu; Hiroaki Tanaka
Original assignee: Shingijutsu Kaihatsu Jigyodan; Sanyo Denki Co Ltd
Current assignee: Shingijutsu Kaihatsu Jigyodan; Sanyo Denki Co Ltd
Priority date: 1984-09-20
Filing date: 1984-09-20
Publication date: 1989-10-26
Also published as: JPS6175465A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマルチプロセサシステムに関し、特に
単位情報処理モジユールを２次元状に配列したマ
ルチプロセサシステムにおける隣接モジユール間
およびホスト−モジユール間での大量データの高
速転送手段に関するものである。

〔従来の技術〕

最近、大量の画像データを対象とする画像処理
や、巨大規模の行列演算を含む気象計算や建築設
計などの計算処理の需要が大幅に増大している
が、従来のデータ処理システムの機構は、これら
の計算目的に対して本質的に不向きであり、膨大
な計算時間が費やされる場合が少なくない。この
ため、これらの計算目的により適合した２次元状
配列のマルチプロセサシステムが種々開発されて
いる。

第２図は、２次元状配列のマルチプロセサシス
テムの概念図である。図において、２６はホスト
コンピユータとして機能するコントロールプロセ
サCP、２７乃至３０は単位情報処理モジユール
として機能するインデイビデユアルプロセサIP
（モジユールIPと省略）を示す。

コントロールプロセサCP２６は各モジユール
IP２７乃至３０に対して処理に必要なプログラ
ムとデータを転送し、又処理結果を回収する。デ
ータは２次元的に分割してそれぞれ各モジユール
IPに対して個別的に供給し、並列処理させる。
なお、隣接モジユールIP間での直接的なデータ
転送が可能にされ、処理効率の改善が図られてい
る。

このような従来の２次元状配列のマルチプロセ
サシステムでは、隣接モジユールIP間でのデー
タ転送に、たとえば専用のバツフアメモリが用い
られており、この場合、バツフアサイズが2Kバ
イト程度と比較的小さいのが普通であるため、大
量のデータ転送の際には、主記憶のデータソース
エリアからバツフアメモリへ、データを細かく分
割して、何度も転送しなければならず、転送時間
が長くかかつていた。

〔発明が解決しようとする問題点〕

本発明は、従来のマルチプロセサシステムにお
いて、隣接モジユール間あるいはホストコンピユ
ータとモジユール間での大量データ転送に時間を
要し、全体の処理効率を低下させる原因となつて
いる問題を解決しようとするものである。

〔問題点を解決するための手段〕

本発明は、上記した問題点を解決するための手
段として、各モジユール内に隣接モジユールおよ
びホストコンピユータによつて共有されるメモリ
を設け、転送バツフアを介さずに、隣接モジユー
ルまたはホストコンピユータから直接リード／ラ
イトすることにより大量データの高速転送を可能
にするものである。

〔実施例〕

以下に、本発明の詳細を実施例にしたがつて説
明する。

第１図は本発明の１実施例であるモジユール
IPが４台の場合のマルチプロセサシステムにお
けるコントロールプロセサCPの構成例を示し、
第３図にIPの構成図を示す。以下では、CP、IP
の順にそれぞれ図を参照しながら説明する。

第１図において、破線で囲んだ１の部分はコン
トロールプロセサCP、２は外部大容量メモリ、
３は外部大容量メモリとCPとの間のDMAインタ
フエース、４乃至７はモジユールIP、８乃至１
１は共有メモリ、１２はアドレス空間を最大16M
バイト有するCPU、１３はシステムRAM、１４
はRS232C2チヤンネルの直列インタフエース、
１５はプリンタインタフエース、１６は端末、１
７はＰ−ROMライタ、１８はプリンタ、１９は
RS232C4チヤンネルの直列インタフエース、２
０はフロツピイデイスクコントローラ、２１は２
台の1MByteフロツピイデイスク、２２はハード
デイスクコントローラ、２３は20MByteハード
デイスク、２４は外部大容量メモリ２とのデータ
転送を行う並列通信インタフエース、２５はコン
トロールプロセサバスである。

コントロールプロセサバス２５はIEEE796バス
（通称マルチバス）であり、CPはこのバス２５を
介して複数のIP４〜７の共有メモリ８〜１１に
アクセスするすることが可能である。IP群の共
有メモリ８〜１１は、CP１内のCPU１２のアド
レス空間上にマツピングされており、そのアドレ
スマツプは、たとえば第４図にIP４乃至７の領
域で示されている。

このように、IP群の共有メモリは、CPのアド
レス空間上に直接マツピングされているので、
CPはIP内のCPUにホルトをかけた状態で、任意
のIPの共有メモリにアクセスすることができる。
されにCPのアドレス空間上には個別のIP制御の
ためのパラレルＩ／Ｏ（PIO）もメモリマツプさ
れており、CPは各IPのパラレルＩ／Ｏを介して、
個別のIPの制御を行うことができる。

次に第３図にしたがい、各IPの内部構成に
ついて説明する。第３図は２次元状に配列され
たIPの構成図であり、中央のＩ行Ｊ列に位置
するIP（Ｉ、Ｊ）を自IP（Ｉ、Ｊ）と呼ぶ。自
IP（Ｉ、Ｊ）に対して、IP（Ｉ、Ｊ−１）をレ
フトIP、IP（Ｉ＋１、Ｊ）をバツクIP、IP（Ｉ、
Ｊ＋１）をライトIP、IP（Ｉ−１、Ｊ）をフロ
ントIPと呼ぶことにする。

バス部単一IP内には、３つのバス、即ちレジデ
ントバス３１、メモリバス３２、コントロー
ルプロセサバス３３が存在している。レジデ
ントバス３１上には、IPの演算部である数
値演算プロセサNDP３４とCPU３５、ロー
カルメモリ部であるローカルRAM３６とロ
ーカルROM３７、タイマ部３９、割込み制
御部４０、CP側PIO４１、IP側PIO４２が
存在している。さらにレジデントバス３１か
らレフトIP（IP（Ｉ、Ｊ−１））、バツクIP（IP
（Ｉ＋１、Ｊ））の各４ポートの共有メモリに
アクセスすることができる。

メモリバス３２は共有メモリ４３とバスア
ービタからなるマルチポート共有メモリ部３
８の内部バスであり、４個のバスアービタす
なわち自システムアービタ４４、ライトアー
ビタ４５、フロントアービタ４６、ホストア
ービタ４７を介してそれぞれ自分自身の
CPU３５、ライトIP（IP（Ｉ、Ｊ＋１））、フ
ロントIP（IP（Ｉ−１、Ｊ））、コントロール
プロセサバス３３とそれぞれ結合している。

コントロールプロセサバス３３は、第１図
中のコントロールプロセサバス２５に直結し
ており、CPから、任意のIPの共有メモリ４
３へのプログラムおよびデータのロード、結
果の回収、メモリダンプ、フイル等の操作を
可能にしている。

演算部 IPの演算部は、16ビツトCPU３５および
数値演算プロセサのNDP（Numerical Date
Processor）３４のデユアル構成となつてい
る。CPU３５は16ビツトの演算、メモリ間
のデータ転送、周辺LSIの初期化および制
御、NDPへの演算処理の引き渡しを行う。

数値演算プロセサのNDP３４は、ワード
長整数（16ビツト）、単精度整数（32ビツ
ト）、倍精度整数（64ビツト）、18桁までの10
進整数の整数演算、及び単精度実数（32ビツ
ト）、倍精度実数（64ビツト）、一時実数（80
ビツト）の実数に関する算術演算、三角関
数、対数等の初等関数の演算を行う。

パラレルＩ／Ｏ通信部 CPからIPへのコマンド制御、及びCP・IP
間のデータ転送を行うための８ビツト並列ポ
ートがCP側PIO４１とIP側PIO４２である。
これらのPIOは、１対１の双方向ハンドシエ
イクデータ転送を行う。CP側PIO４１はコ
ントロールプロセサバス３３上にメモリマツ
プされており、CPは全てのIPのCP側PIOに
対する同時書き込みを行うこともできる。
CPのIPに対するコマンドには、データのブ
ロツク転送、メモリフイル、メインプログラ
ムの実行開始、停止、トレース、レジスタダ
ンプ等がある。IP内のCPU３５は、これら
のコマンドを解釈し、それぞれのコマンドに
対応した処理を、CPや他のIPと独立して行
う。

ローカルメモリ部ローカルメモリ部は、モニタプログラムと
IP内の周辺LSI制御プログラム格納のための
ローカルROM３７およびCPUのスタツクエ
リア、モニタプログラムのワークエリア、比
較的小さいサイズのユーザプログラム格納エ
リアなどが設けられるローカルRAM３６か
ら構成されている。通信を必要としないデー
タやプログラムをマルチポートの共有メモリ
４３上にではなく、ローカルメモリ上に置く
ことにより、演算部のNDP３４およびCPU
３５は、メモリ競合なしに効率の高い処理を
実行することができる。

マルチポート共有メモリ部マルチポート共有メモリ部３８は、共有メ
モリ４３、メモリバス３２、４つのアービタ
４４，４５，４６，４７からなる。

このシステムにおいては、共有メモリ４３
に対して４つのCPUすなわち自分自身のIP
（IP（Ｉ、Ｊ））のCPU３５、ライトIP（IP
（Ｉ、Ｊ＋１））のCPU、フロントIP（IP（Ｉ
−１、Ｊ））のCPU、そしてコントロールプ
ロセサCPのCPU（第１図の１２）からのア
クセスが非同期に発生するので、バス競合を
回避するためのバス調停機構が必要とされ
る。アービタ４４，４５，４６，４７がこの
バス調停を行つており、一般に並列プライオ
リテイ決定法と呼ばれている方法によつて調
停を実現している。

このように１つのIPの共有メモリは、第
３図に示すように、コントロールプロセサ
CPからアクセスされ、さらに自分自身と、
ライトIP、フロントIPからもアクセスされ
るが、見方をかえて各IPのCPUのメモリマ
ツプがどのように構成されているかを示した
のが第５図である。

すなわち第５図のＡのように、４台のIP
が結合している場合に、IP（１、１）、IP
（１、２）、IP（２、１）、IP（２、２）のそれ
ぞれの全メモリ空間は、第５図Ｂのように割
りあてられる。このとき、たとえばIP（１、
１）は自分自身の共有メモリと、レジデント
バス内のローカルRAM、ローカルROMの
みばかりでなく、隣接するレフトIP（IP（１、
２））とバツクIP（IP（２、１））の共有メモ
リを、あたかも自分のメモリ資源のごとく使
用することができる。このように、共有メモ
リにより、隣接モジユール間の通信が可能と
なつている。

タイマ部、割込み制御部 IPのレジデントバス３１内には、８チヤ
ンネルの入力ポートを持つ割込み制御部４０
と、３チヤンネル独立にシステム可能なタイ
マ部３９が存在している。タイマ部３９の１
チヤンネルの出力は、割込み制御部４０への
１つの入力となつており、タイマ割込みとし
て使用できる。したがつて、１つのIP内で
のタイムスライシングによるマルチタスキン
グを行うことが可能である。また割込み制御
部４０には、隣接する４つのIP（レフ、バツ
ク、ライト、フロント）からの割り込み信号
が入力されており、隣接するモジユール間通
信時のフラグとして用いることができる。

次に、本発明の大きな特徴であるプロセサ間
同期機能、４ポート共有メモリ部におけるバス
調停機能、CP−IP間ハンドシエイク並列通信
機能について説明する。

プロセサ間同期機能各モジユールIPは、基本的には自分自身
のクロツクに基づいて、他のモジユールとは
非同期に動作するが、処理の途中で隣接IP
とデータ授受を行う際に、一部または他の全
てのIPと同期をとる必要が生じる。プロセ
サ間同期機能は、この目的のためのものであ
り、第６図に同期のタイムチヤート、第７図
に同期機構の構成図を示す。以下これに基づ
いて説明する。

まず第６図において、IP（１、１）、IP
（１、２）、IP（２、１）、IP（２、２）は、そ
れぞれ隣接モジユール間通信の不要なタスク
a₁，a₂，a₃，a₄を実行しており、それぞれ時
点t₁，t₂，t₃，t₄で処理を終了し、同期待ち
の状態に入る。各IPは同期を必要とするス
テツプに到達した時点で、IP側PIO（第７図
４２）を通して、フリツプフロツプ（第７図
４８）のＴ端子にパルスを出力するルーチン
を実行させ、SYNC信号（フリツプフロツプ
４８のＱ出力）を“Ｈ”とする。さらにCP
側PIO（第７図４１）に対して、IP側PIO４
２から同期待ちのステイタスコードを送出す
る。そのあと、同期後実行すべきルーチン
（メツセージ交換ルーチン等）の命令コード
の直前に、WAIT命令を挿入しておき、
WAIT命令を実行させる。CPUはWAIT命
令を「端子が“Ｈ”である間だけ待
て」と解釈し、端子を５クロツクごと
に調べて、が解除されていれば（すな
わち端子が“Ｌ”になつていれば）、
WAITの次の命令を実行し、が“Ｈ”
であれば、CPUはこの端子のテストを繰り
返す。第６図におけるIP（１、１）、IP（１、
２）、IP（２、２）のt₁，t₂，t₄後のサイクル
がこのWAIT命令を実行している期間であ
る。

一方、CPは、全てのIPのCP側PIOのステ
イタスをポーリングによりセンスし、各IP
が同期待ちのステイタスにあるか否かをチエ
ツクする。そしてすべてのIPからの同期待
ちのステイタスを確認した時点（第６図t₃）
で、全てのIPのCP側PIOに対して同時書き
込みを行つて、ゲード４９を介してフリツプ
フロツプ４８の出力信号Ｑ（SYNC信号）を
クリアーする。この時点で端子が
“Ｌ”となり、各IPはメツセージ交換ルーチ
ンや、その後に続くタスクb₁ないしb₄を実行
する（第６図参照）。このように、同期信号
SYNCの生成、WAITステイタスの送出と
コントロールプロセサのポーリング、および
SYNC信号の同時クリアーによつて複数IP
間の同期が達成される。

４ポート共有メモリ部におけるバス調停機
能第３図に示すように、１つのIP内には、
４つのCPUからのアクセスが可能な４ポー
トの共有メモリ４３が存在しており、メモリ
バス３２上でのバス競合は、４個のアービタ
４４，４５，４６，４７によつて解消され
る。なお図示省略されているが、各アービタ
にはバスコントローラ、データバスバツフ
ア、アドレスバツフアが含まれている。

まずアービタの優先順位決定法として、並
列プライオリテイ決定機構を説明し、次にこ
の機構にもとづくバス調停の実例をタイムチ
ヤートを用いて説明する。

並列プライオリテイ決定機構は、第８図に
示すように、メモリバス上の各アービタ４４
〜４７がそれぞれのバスリクエスト線
を持つており、各線は、プライオリテ
イ・エンコーダ５０に入力され、入力端でア
クテイブな最高順位の線についての２
進アドレスが生成される。生成された２進ア
ドレスは、デコーダ５１に入力されて、対応
するバスプライオリテイイン線が選
択され、要求を出した最高プライオリテイの
アービタに返送される。

なお、このシステムにおける４つのアービ
タの優先順位は、自システムアービタ４４が
最も高く、次にライトアービタ４５、フロン
トアービタ４６、ホストアービタ４７の順と
なつている。

あるアービタが優先権を受取ると
（が“Ｌ”になると）、メモリバス３
２が使用可能となると同時に、バスを要求し
たバスマスタにバスを許可する。あるアービ
タが他のアービタをおさえてプライオリテイ
を得た場合には、そのアービタはただちにバ
スを獲得することはできず、現在バスを占有
しているマスタが転送サイクルを終了するま
で待たなくてはならない。転送サイクルが終
了すると、その時バスを使用しているプロセ
サはすでにプライオリテイを失つていること
を認め、バスを譲に渡してを開放す
る。

はアクテイブ“Ｌ”の信号線で、
メモリバス上のすべてのバス・アービタにワ
イアードORで接続されている。が
“Ｈ”になると、現在バスの使用権を持つて
いる（が“Ｌ”）アービタがバスを獲
得し、を“Ｌ”にして他のアービタ
のアクセスを禁止する。この際、メモリバス
の調停処理はすべてバスクロツク（）
に同期して行われる（第９図参照）。

以上述べたバス調停機構を、第９図に示す
具体例を用いて次に説明する。

いま、フロントアービタとホストアービタ
が並列決定回路に対して1の立上がり
で同時にを送出したとする。プライオ
リテイエンコーダ、デコーダは、バスを要求
したアービタの中で最もプライオリテイが高
いフロントアービタにバスの優先権を与え
る。（フロントが“Ｌ”となる）。こ
の時バスはビジーでない（が“Ｈ”）
ので、フロントアービタは2の立下が
りでをアクテイブ（活性）にしてバ
スを獲得し、他のアービタのアクセスを禁止
する。

さて、次に4の立下がりで、ライト
アービタがバスの要求を決定し、そのバスリ
クエストライトが“Ｌ”になることが
わかる。ライトアービタは現在バスを使用し
ているフロントアービタより優先度が高いの
で、プライオリテイ決定機構によつて、優先
権は、ライトアービタに割り当て直される。
すなわち、ライトが“Ｌ”、フ
ロントが“Ｈ”となる。フロントアービタ
は、フロントのレベル変化から、高
順位のアービタがバスを要求しており、現在
の転送サイクルを終えると同時に、バスを解
放しなければならないことを知る。しかし、
バスはすぐには解放できないので、ライトア
ービタは待たなければならない。第９図にお
いては、フロントアービタがで
BUSYを“Ｈ”にしてバスを解放し、
BCLKl＋１でライトアービタがを
“Ｌ”にしてバスを獲得した。

一方、自システムアービタは＋３
でメモリバスを要求し、丁度ライトアービタ
がフロントアービタのバス優先権をうばつた
のと同様に、ライトアービタがでバ
スの使用権をゆずりわたし、＋１で
自システムアービタがメモリバスを獲得し、
BUSYを“Ｌ”にしている。

ここで信号について説明する。
CBRQは、と同様アービタの出力信号
（オープン・コレクタ）で、各アービタの
CBRQ出力はプルアツプ抵抗に接続されてい
る（第８図参照）。は入出力を兼ねて
おり、出力としては、現在バスを所有してい
るアービタに、他からバス要求があることを
知らせる。また入力としては、逆に現在バス
を所有しているアービタが、他のアービタか
らのバスの要求があるか否かを知る役目をす
る。の入／出力の切換えは、そのアー
ビタがバスを所有しているか否かで行われ、
BREQの状態により出力が変わる。すなわ
ち、すでに高順位のアービタが支配している
バスを低順位のアービタが要求する時には、
BREQといつしよにを“Ｌ”にする。
高順位のアービタもバスを獲得するまでは
CBRQを“Ｌ”にしておく。要するに
は、低順位のアービタからのバス要求がある
ことを現在バスを所有しているアービタに知
らせるためのものである。

さて、第９図において、の立下が
りで最も優先順位の高い自システムアービタ
がバスの使用権を放棄し、かつ低順位のホス
トアービタから、を“Ｌ”にしてバス
の要求があるために、＋１で
が“Ｈ”、＋２でが“Ｌ”と
なつて、ホストアービタがバスを獲得するこ
とができた。この時点で、要求を出している
アービタは他にない（すなわち他にを
“Ｌ”にしているアービタはない）ので、
CBRQは＋２で“Ｈ”（インアクテイ
ブ）となる。

以上、４ポートメモリバス上でのバス調停
の機構を、第９図のタイムチヤートを参照し
ながら詳しく説明した。このマルチポートメ
モリの採用により、単位情報処理モジユール
の共有メモリによる隣接間通信が実現でき
る。

CP−IP間ハンドシエイク並列通信機能第１０図にCP−IP間の並列通信機構を示
す。図示のように、CP側PIO４１およびIP
側PIO４２は、それぞれコントロールプロセ
サCPからIPへのコマンド制御およびCP−IP
間の双方向データ転送を行う８ビツト並列ポ
ートＡをもつている。また双方向バスバツフ
ア５２および５３が設けられており、これは
双方向並列転送系の２つのPIOのポートＡが
同時にデータを送出した場合においても、デ
ータが衝突しないようにするためのものであ
る。

次にハンドシエイク転送の実際を第１１図
のタイムチヤートを参照しながら説明する。
なお第１１図は、CP側PIO４１が送信側、
IP側PIO４２が受信側の場合であるが、逆方
向の場合も全く同様である。

いま、CPのCPUが、CP側PIO４１のポー
トＡに対してデータを書き込んだものとす
る。（CP のパルス５４参照）。このCP
のパルス５４の立下がりをみてCP側
PIO４１のINTR信号が“Ｌ”になる（CP
INTR５６参照）。INTR信号は、後にIP側
PIO４２がデータを受けとつたことを確認し
てから“Ｈ”となる信号であり、CP側CPU
は最初のデータを送出した後、CP INTRが
“Ｈ”となるのを確認してから、次のデータ
を送出することによつて、確実なハンドシエ
イク転送が可能となる。

次にCP ５４の立上がりをみてCP
OBF５５が“Ｌ”となる。CP ５５
は、IP ５８ともなつているので、IP
５８の立下がりをみて、IP IBF５９
が“Ｈ”となる。CP ５７は、IP
IBF５９の反転信号となつているので、IP
IBF５９の立上がり時点で“Ｌ”となる。こ
れをみて、CP ５５は“Ｈ”となり、
IP ５８も“Ｈ”となる。

一方、CP ５７が“Ｌ”の期間中は
ポートＡのデータがイネーブルとなり、また
バスバツフア５２，５３のイネーブル信号
もアクテイブとなつているので、IP側PIO４
２のポートＡでは、データがイネーブルとな
つている。このデータは、IP ５８の
立上がりエツジでラツチされる（Ｄ
OUT／IN６０参照）。さて、IP側CPUは、
受信時なので常にIP IBF５９が“Ｈ”にな
るのを監視しており、IP IBF５９が“Ｈ”
となつた時点で、IP側PIO４２のポートＡか
らデータを読み込む（IP ６１参照）。
IP ６１の立上がりをみて、IP IBF５９
が“Ｌ”となり、CP ５７は“Ｈ”と
なる。CP ５７の立上がりを確認し
て、CP INTR５６が“Ｈ”となる。

CP側CPUは、CP INTR５６が“Ｈ”と
なつたのを確認してから、次のデータ転送を
開始する。以上の手順でハンドシエイク並列
データ転送が確実に行われる。

〔発明の効果〕

以上述べたように本発明によれば、並列プライ
オリテイ決定法に基づいたバス調停装置を備えた
４ポート共有メモリを、ライトIP、フロントIP、
CPと自分自身のCPUで共有することにより、隣
接モジユール間およびCP−モジユール間の通信
が可能とされ、特に大容量のデータ転送が必要な
場合に有効な密結合のマルチプロセサシステムが
実現できる。すなわち大容量のデータを、共有メ
モリを介して一度に転送できるので、転送効率の
向上を図ることができる。

一方、コントロールプロセサCPから、モジユ
ールIPへの実行プログラムのロード、処理デー
タの分配、IPからCPへの処理結果の回収も、コ
ントロールプロセサマルチバスから共有メモリへ
直接アクセスすることによつて行われるので、パ
ラレルＩ／Ｏ経由によるCP−IP間データ転送と
比較してより高速に実行することが可能となる。

また、１つのIP内での処理、たとえば共有メ
モリのフイル、データのブロツク転送等は、コン
トロールプロセサが介在して実行を行うと、IP
の数に比例した実行時間を要するが、本発明にお
いては、個別のIP内での処理については、IP側
に備わつたモニタルーチンがIPごとに並列に動
作する方式がとられる。すなわちCPが各IPにコ
マンドを発行し、各IPは、コマンドを解釈し、
コマンドに対応した処理をCPや、他のIPとは独
立に行う。このことにより、CPが逐次的に全て
のIPに対して処理を行う方法とくらべて、はる
かに短時間で処理を行うことができる。また、こ
の処理時間は、IPの台数とも無関係で、あくま
で、単一IPのモニタルーチンによる処理時間で
あることも大きな利点となる。

【図面の簡単な説明】

第１図は本発明の１実施例システムにおけるコ
ントロールプロセサCPの構成図、第２図はマル
チプロセサシステムの概念図、第３図は第１図に
示した実施例システムに適用できるモジユール
IPの構成図、第４図はCPのメモリマツプ例を示
す説明図、第５図はIPのメモリマツプ例を示す
説明図、第６図はプロセサ間同期機能を説明する
ためのタイムチヤート、第７図は同期機構の構成
図、第８図は並列プライオリテイ決定機構の構成
図、第９図はバス調停機能を説明するためのタイ
ムチヤート、第１０図はCP−IP間の並列通信機
構の構成図、第１１図は並列通信機能を説明する
ためのタイムチヤートである。図中、１はコントロールプロセサCP、２は外
部大容量メモリ、３はDMAインタフエース、４
乃至７はモジユールIP、８乃至１１は共有メモ
リ、１２はCPU、１３はシステムRAM、２５お
よび３３はコントロールプロセサバス、３１はレ
ジデントバス、３２はメモリバス、３４は数値演
算プロセサNDP、３５はCPU、３６はローカル
RAM、３７はローカルROM、３８はマルチポ
ート共有メモリ部、３９はタイマ部、４０は割込
み制御部、４１はCP側PIO、４２はIP側PIO、
４３は共有メモリ、４４は自システムアービタ、
４５はライトアービタ、４６はフロントアービ
タ、４７はホストアービタを示す。

Claims

【特許請求の範囲】１演算部と、１個ないし複数の並列入出力ポー
トと、１個ないし複数の直列入出力ポートと、複
数の外部CPUインタフエースを有する書き換え
可能な共有メモリと、書き換え可能なローカルメ
モリと、読み出し専用のローカルメモリと、外部
メモリ用インタフエースとを備えた単位情報処理
モジユールの複数台と、個別の単位情報処理モジ
ユールに対して、その情報処理機能を設定するプ
ログラムやデータをロードし、処理結果の回収を
行い、各種のコマンド制御を行うホストコンピユ
ータにより構成され、上記共有メモリは隣接する
単位情報処理モジユールおよびホストコンピユー
タにより共有されることを特徴とするマルチプロ
セサシステム。２各単位情報処理モジユールが１個ないし複数
の並列入出力ポートと、１個ないし複数の直列入
出力ポートにより、隣接する単位情報処理モジユ
ールおよびホストコンピユータとの間での通信制
御を可能としたことを特徴とする前記第１項記載
のマルチプロセサシステム。