JPS6175465A

JPS6175465A - マルチプロセサシステム

Info

Publication number: JPS6175465A
Application number: JP59197040A
Authority: JP
Inventors: Ritsu Katayama; 片山　立; Hiroshi Shimizu; 博清水; Hiroaki Tanaka; 広明田仲
Original assignee: Research Development Corp of Japan
Current assignee: Japan Science and Technology Agency
Priority date: 1984-09-20
Filing date: 1984-09-20
Publication date: 1986-04-17
Also published as: JPH0149982B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマルチプロセサシステムに関し、特に単位情報
処理モジュールを２次元状に配列したマルチプロセサシ
ステムにおける隣接モジュール間およびホスト−モジュ
ール間での大量データの高速転送手段に関するものであ
る。

〔従来の技術〕

最近、大量の画像データを対象とする画像処理や、巨大
規模の行列演算を含む気象計算や建築設計などの計算処
理の需要が大幅に増大しているが、従来のデータ処理シ
ステムの機構は、これらの計算目的に対して本質的に不
向きであり、膨大な計夏時間が費やされる場合が少なく
ない。このため、これらの計算目的により適合した２次
元状配列のマルチプロセサシステムが種々開発されてい
る。

第２図は、２次元状配列のマルチプロセサシステムの概
念図である。図において、２６はホストコンピュータと
して機能するコントロールプロセサＣＰ、２７乃至３０
は単位情報処理モジュールとして機能するインディビデ
ュアルプロセサＩＰ（モジュールＩＰと省略）を示す。

コントロールプロセサＣＰ（２６）は各モジュールＩＰ
（２’７）乃至（３０）に対して処理に必要なプログラ
ムとデータを転送し、又処理結果を回収する。データは
２次元的に分割してそれぞれ各モジュールｆＰに対して
個別的に供給し、並列処理させる。なお、隣接モジュー
ル間Ｐ間での直接的なデータ転送が可能にされ、処理効
率の改善が図られている。

このような従来の２次元状配列のマルチプロセサシステ
ムでは、隣接モジュール間Ｐ間でのデータ転送に、たと
えば専用のバッファメモリが用いられており、この場合
、バッファサイズが２にバイト程度と比較的小さいのが
普通であるため、大量のデータ転送の際には、主記憶の
データソースエリアからバッファメモリへ、データを細
かく分割して、何度も転送しなければならず、転送時間
が長くかかっていた。

〔発明が解決しようとする問題点〕

本発明は、従来のマルチプロセサシステムにおいて、隣
接モジュール間あるいはホストコンピュータとモジュー
ル間での大量データ転送に時間を要し、全体の処理効率
を低下させる原因となっている問題を解決しようとする
ものである。

〔問題点を解決するための手段〕

本発明は、上記した問題点を解決するための手段として
、各モジュール内に隣接モジュールおよびホストコンビ
二一夕によって共存されるメモリを設け、転送バッファ
を介さずに、隣接モジュールまたはホストコンピュータ
から直接リード／ライトすることにより大量データの高
速転送を可能にするものである。

〔実施例〕

以下に、本発明の詳細を実施例にしたがって説明する。

第１図は本発明の１実施例であるモジュールＩＰが４台
の場合のマルチプロセサシステムにおけるコントロール
プロセサＣＰの構成例を示し、第３図にＩＰの構成図を
示す。以下では、ＣＰ、ＩＰの順にそれぞれ図を参照し
ながら説明する。

第１図において、破線で囲んだ１の部分はコントロール
プロセサＣＰ、２は外部大容量メモリ、３は外部大容量
メモリとＣＰとの間のＤ　Ｍ　Ａインタフェース、４乃
至７はモジュールＩＰ、８乃至１１は共有メモリ、１２
はアドレス空間を最大１６Ｍバイト有するＣＰＵ、１３
はシステムＲＡＭ、１４はＲ３２３２Ｃ２チヤンネルの
直列インタフェース、１５はプリンタインタフェース、
１６は端末、１７はＰ−ＲＯＭライタ、１８はプリンタ
、１９はＲ３２３２Ｃ４チヤンネルの直列インタフェー
ス、２０はフロッピィディスクコントローラ、２１は２
台の１ＭＢｙｔｅフロッピィディスク、２２はハードデ
ィスクコントローラ、２３は２０ＭＢｙｔｅハードディ
スハードディスク大容量メモリ（２）とのデータ転送を
行う並列通信インタフェース、２５はコントロールプロ
セサバスである。

コントロールプロセサバス（２５）はＩ　ＥＥＥ７９６
バス（通称マルチパス）であり、ＣＰはこのバス（２５
）を介して複数のＩＰ（４）〜（７）の共有メモリ（８
）〜（１１）にアクセスすることが可能である。ＩＰ群
の共有メモリ（８）〜（１１）は、ＣＰ　（１）内のＣ
ＰＵ（１２）のアドレス空間上にマツピングされており
、そのアドレスマツプは、たとえば第４図にＩＰ（Ａ）
乃至（７）の領域で示されている。

このように、ＩＰ群の共有メモリは、ＣＰのアドレス空
間上に直接マツピングされているので、ＣＰはＩＰ内の
ＣＰＵにホルトをかけた状態で、任意のＩＰの共有メモ
リにアクセスすることができる。さらにＣＰのアドレス
空間上には個別のｌｐ　；ｔｔ＋Ｊ　’＋卸のためのパ
ラレルｌ１０（ＰＩＯ）もメモリマツプされており、Ｃ
Ｐは各ＩＰのパラレルＩ１０を介して、個別のＩＰの制
御を行うことができる。

１、次に第３図にしたがい、各ＩＰの内部構成について
説明する。第３図は２次元状に配列されたＩＰの構成図
であり、中央の■行Ｊ列に位置するＩＰ　（Ｉ、Ｊ）を
自ＩＰ　（Ｉ、Ｊ）と呼ぶ。自ＩＰ　（Ｉ、Ｊ）に対し
て、ＩＰ　（１，Ｊ−１）をレフトＩＰ、ＩＰ　（Ｉ＋
１．Ｊ）をバックＩＰ、、ＩＰ　　（Ｉ、Ｊ＋１）をラ
イトＩＰ、ＩＰ　　（１−１゜Ｊ）をフロントＩＰと呼
ぶことにする。

■　バス部単−ＩＰ内には、３つのバス、即ちレジデントバス（３
１）、メモリバス（３２）、コントロールプロセサバス
（３３）が存在している。レジデントバス（３１）上に
は、ＩＰの演算部である数値演算プロセサＮＤＰ（３４
）とＣＰＵ　（３５）、ローカルメモリ部であるローカ
ルＲＡＭ（３６）とローカルＲＯＭ　（３７）　、タイ
マ部（３９）、割込み制御部（４０）　、ＣＰ側ＰＩＯ
（４１）、Ｉ　Ｐ（ＩＩＪＩＰ　Ｉ　Ｏ（４２）が存在
している。さらにレジデントバス（３１）からレフトＩ
Ｐ　（ＩＰ　（Ｉ。

Ｊ−１））、ハックＩＰ　（ＩＰ　（Ｉ＋１．Ｊ））の
各４ボートの共有メモリにアクセスすることができる。

メモリハス（３２）は共有メモリ　（４３）とバスアー
ビタからなるマルチボート共有メモリ部（３８）の内部
バスであり、４個のハスアービタすなわち自システムア
ービタ（４４）、ライトアービタ（４５）、フロントア
ービタ（４６）、ホストアービタ（４７）を介してそれ
ぞれ自分自身のＣＰＵ　（３５）　、ライトＩＰ　　（
ＩＰ　　（Ｉ、Ｊ＋１））、フロントＩＰ　（ＩＰ　（
Ｉ−１，Ｊ））　、コントロールプロセサバス（３３）
とそれぞれ結合している。

コントロールプロセサバス（３３）は、第１図中のコン
トロールプロセサバス（２５）に直結しており、ＣＰか
ら、任意のＩＰの共有メモリ　（４３）へのプログラム
およびデータのロード、結果の回収、メモリダンプ、フ
ィル等の操作を可能にしている。

■　演算部ＩＰの演算部は、１６ビツトＣＰＵ（３５）および数値
演算プロセサのＮ　Ｄ　Ｐ　（Ｎｕｍｅｒｉｃａｌ　Ｄ
ａｔｅＰｒｏｃｅｓｓｏｒ）　（３４）のデュアル構成
となっている。

ＣＰＵ　（３５）は１６ビツトの演算、メモリ間のデー
タ転送、周辺ＬＳＩの初期化および制御、ＮＤＰへの演
算の引き渡しを行う。

数値演算プロセサのＮＤＦ＞（３４）は、ワード長整数
（１６ビツト）、単精度整数（３２ビツト）、倍精度整
数（６４ビツト）、１８桁までの１０進整数の整数演算
、及び単精度実数（３２ビツト）、倍精度実数（６４ビ
ツト）、一時実数（８０ビツト）の実数に関する算術演
算、三角関数、対数等の初等関数の演算を行う。

■　パラレルＩ１０通信部ＣＰからＩＰへのコマンド制御、及びＣＰ・１２間のデ
ータ転送を行うための８ビット並列ボートがＣＰ（ｉ］
！ＩＰ　Ｉ　Ｏ（４１）とＩＰ（！１．！ＩＰＩＯ（４
２）である。これらのＰＩＯは、１対１の双方向ハンド
シェイクデータ転送を行う。ＣＰ（ＩＪＰＩＯ（４１）
はコントロールプロセサバス（３３）上にメモリマツプ
されており、ＣＰは全てのｔｐのＣＰ側ＰＩＯに対する
同時書き込みを行うこともできる。ＣＰのＩＰに対する
コマンドには、データのプロ・ツク転送、メモリフィル
、メインプログラムの実行開始、停止、トレース、レジ
スタダンプ等がある。ＩＰ内のＣＰＵ（３５）は、これ
らのコマンドを解釈し、それぞれのコマンドに対応した
処理を、ＣＰや他のＩＰと独立して行う。

■　ローカルメモリ部ローカルメモリ部は、モニタプログラムとＩＰ内の周辺
ＬＳＩ制御プログラム格納のためのローカルＲＯＭ（３
７）およびＣＰＵのスタックエリア、モニタプログラム
のワークエリア、比較的小さいサイズのユーザプログラ
ム格納エリアなどが設ケラれるローカルＲＡＭ（３６）
から構成されている。通信を必要としないデータやプロ
グラムをマルチポートの共有メモリ　（４３）上にでは
なく、ローカルメモリ上に置くことにより、演算部のＮ
ＤＰ（３４）およびＣＰＵ（３５）は、メモリ競合なし
に効率の高い処理を実行することができる。

■　マルチポート共有メモリ部マルチポート共有メモリ部（３８）は、共有メモリ　（
４３）、メモリバス（３２）　、４つのアービタ（４４
）、（４５）、（４６）、（４７）からなる。

このシステムにおいては、共有メモリ　（４３）に対し
て４つのＣＰＵすなわち自分自身のＩＰ（ＩＰ　（Ｉ、
Ｊ））のＣＰＵ　（３５）　、ライトＩＰ（ＩＰ　（１
，Ｊ＋１））のＣＰＵ、フロントＩＰｕｐ　（１−ｉ、
　　Ｊ））のＣＰＵ、そしてコントロールプロセサｃｐ
のＣ，ＰＵ　（第１図の（１２））からのアクセスが非
同期に発生するので、バス競合を回避するためのバス調
停機構が必要とされる。アービタ（４４）、（４５）、
（４６）、（４７）がこのバス調停を行っており、一般
に並列プライオリティ決定法と呼ばれている方法によっ
て調停を実現している。

このように１つのｉｐの共有メモリは、第３図に示すよ
うに、コントロールプロセサＣＰからアクセスされ、さ
らに自分自身と、ライトＩＰ、フロントＩＰからもアク
セスされるが、見方をかえて各ＩＰのＣＰＵのメモリマ
ツプがどのように構成されているかを示したのが第５図
である。

すなわち第５図の（Ａ）のように、４台のＩＰが結合し
ている場合に、Ｉ’Ｐ　（１，ｌ）　、ＩＰ　（１，２
）、ＩＰ　（２，１）、ｒＰ　（２，２）のそれぞれの
全メモリ空間は、第５図の（Ｂ）のように割りあてられ
る。このとき、たとえばＩＰ（１゜１）は自分自身の共
有メモリと、レジデントバス内のローカルＲＡＭ、ロー
カルＲＯＭのみばかりでなく、隣接するレフトＩＰ　（
ＩＰ　（１，２））とバ・７り［Ｐ　（ＩＰ　（２，１
））の共有メモリを、あたかも自分のメモリ資源のごと
（使用することができる。このように、共有メモリによ
り、隣接モジュール間の通信が可能となっている。

■　タイマ部、割込み制御部ＩＰのレジデントバス（３１）内には、８チヤンネルの
入力ポートを持つ割込み制御部（４０）と、３チヤンネ
ル独立にプログラム可能なタイマ部（３９）が存在して
いる。タイマ部（３９）の１チヤンネルの出力は、割込
み制御部（４０）への１つの入力となっており、タイマ
割込みとして使用できる。したがって、１つのＩＰ内で
のタイムスライシングによるマルチタスキングを行うこ
とが可能である。また割込み制御部（４０）には、隣接
する４つのＩＰ（レフトバンク、ライト。

フロント）からの割り込み信号が入力されており、隣接
するモジュール間通信時のフラグとして用いることがで
きる。

■、　次に、本発明の大きな特徴であるプロセサ間同期
機能、４ポ一ト共有メモリ部におけるハス調停機能、Ｃ
Ｐ−ＩＰ間ハンドシェイク並列通信機能について説明す
る。

■　プロセサ間同期機能各モジュールＩＰは、基本的には自分自身のクロックに
基づいて、他のモジュールとは非同期に動作するが、処
理の途中で隣接ＩＰとデータ授受を行う際に、一部また
は他の全てのＩＰと同期をとる必要が生じる。プロセサ
間同期機能は、この目的のためのものであり、第６図に
同期のタイムチャート、第７図に同期機構の構成図を示
す。以下これに基づいて説明する。

まず第６図において、ＩＰ　（１，１）　、ＩＰ　（１
，２）　、ＩＰ　（２，１）、ＩＰ　（２，２）は、そ
れぞれ隣接モジュール間通信の不要なタスクａ。

ａＺ　＋　　ａ３　、ａ４を実行しており、それぞれ時
点’ｌ＋　　ｔＺｒ　　’コ、ｔ４で処理を終了し、同
期待ちの状態に入る。各ＩＰは同期を必要とするステッ
プに到達した時点で、ＩＰ（！ｌ！ＩＰＩＯ（第７図（
４２））を通して、フリップフロップ（第７図（４８）
）のＴ端子にパルスを出力するルーチンを実行させ、Ｓ
　Ｙ　Ｎ　Ｃ信号（フリップフロップ（４８）のＱ出力
）を“Ｈ”とする。さらにＣＰ側Ｐ１０（第７図（４１
））に対して、ＩＰ（ｔｌｌＩＰｌｏ（４２）から同期
待ちのスティタスコードを送出する。そのあと、同期後
実行すべきルーチン（メツセージ交換ルーチン等）の命
令コードの直前に、ＷＡＩＴ命令を挿入しておき、ＷＡ
ＩＴ命令を実行させる。ＣＰＵはＷＡ　Ｉ　Ｔ命令をｒ
ＴＥＳＴ端子が“Ｈ”である間だけ待て」と解釈し、ｆ
百「〒端子を５クロツクごとに調べて、ＴＥＳＴが解除
されていれば（すなわちＴＥＳＴ端子が“し”になって
いれば）、ＷＡＩＴの次の命令を実行し、ＴＥＳＴが“
Ｈ”であれば、ＣＰＵはこの端子のテストを繰り返す。

第６図におけるＩＰ（１，１）゛、ＩＰ　（１，２）　
、ＩＰ　（２，２）の１．．１２、ｔ４後のサイクルが
このＷＡＩＴ命令を実行している期間である。

一方、ｃｐは、全てのＩＰのＣＰ側ｐｒｏのスティタス
をポーリングによりセンスし、各ＩＰが同期待ちのステ
ィタスにあるか否かをチェックする。そしてすべてのＩ
Ｐからの同期待ちのスティタスを確認した時点（第６図
ｔｚ）で、全てのＩＰのＣＰ側ＰＩＯに対して同時書き
込みを行って、ゲート（４９）を介してフリツプフロツ
プ（４８）の出力信号Ｑ　（ＳＹＮＣ信号）をクリアー
する。

この時点でＴＥＳＴ端子がＬ”となり、各ＩＰはメツセ
ージ交換ルーチンや、その後に続くタスクｂ１ないしｂ
４を実行する（第６図参照）。このように、同期信号５
ＹＮＣの生成、ＷＡＩＴスティタスの送出とコントロー
ルプロセサのポーリング、および５ＹＮＣ信号の同時ク
リアーによって複数ＩＰ間の同期が達成される。

■　４ポ一ト共有メモリ部におけるハス調停機能第３図
に示すように、１つのＩＰ内には、４つのＣＰＵからの
アクセスが可能な４ポートの共有メモリ　（４３）が存
在しており、メモリバス（３２）上でのバス競合は、４
個のアービタ（４４）、（４５）、（４６）、（４７）
によって解消される。なお図示省略されているが、各ア
ービタにはバスコントローラ、データバスバッファ、ア
ドレスバッファが含まれている。

まずアービタの優先順位決定法として、並列プライオリ
ティ決定機構を説明し、次にこの機構にもとづくバス調
停の実例をタイムチャートを用いて説明する。

並列プライオリティ決定機構は、第８図に示すように、
メモリバス上の各アービタ（４４）〜（４７）がそれぞ
れのバスリクエスト（Ｂ　ＲＥ　Ｑ）線を持っており、
各ＢＲＥＱ線は、プライオリティ・エンコーダ（５０）
に入力され、入力端でアクティブな最高順位のＢＲＥＱ
線についての２進アドレスが生成される。生成された２
進アドレスは、デコーダ（５１）に入力されて、対応す
るバスプライオリティイン（Ｂ　Ｐ　ＲＮ）線が選択さ
れ、要求を出した最高プライオリティのアーとりに返送
される。

なお、このシステムにおける４つのアービタの優先順位
は、自システムアービタ（４４）が最も高く、次にライ
トアービタ（４５）、フロントアービタ（４６）、ホス
トアービタ（４７）の順となっている。

あるアービタが優先権を受取ると（ＢＰＲＮが“Ｌ”に
なると）、メモリバス（３２）が使用可能となると同時
に、バスを要求したバスマスクにバスを許可する。ある
アービタが他のアービタをおさえてプライオリティを得
た場合には、そのアービタはただちにバスを獲得するこ
とはできず、現在バスを占有しているマスクが転送サイ
クルを終了するまで待たなくてはならない。転送サイク
ルが終了すると、その時バスを使用しているプロセサは
すでにプライオリティを失っていることを認め、バスを
譲り渡してＢＵＳＹを開放する。

ＢＵＳＹはアクティブ“Ｌ″の信号線で、メモリバス上
のすべてのバス・アービタにワイアードＯＲで接続され
ている。ＢＵＳＹが“Ｈ“になると、現在バスの使用権
を持っている（ＢＰＲＮが“Ｌ”）アービタがバスを獲
得し、ＢＵＳＹを“Ｌ”にして他のアービタのアクセス
を禁止する。

この際、メモリバスの調停処理はすべてバスクロック（
Ｂ　ＣＬ　Ｋ）に同期して行われる（第９図参照）。

以上述べたバス調停機構を、第９図に示す具体例を用い
て次に説明する。

いま、フロントアービタとホストアービタが並列決定回
路に対してＢＣＬＫＩの立上がりで同時にＢＲＥＱを送
出したとする。プライオリティエンコーダ、デコーダは
、バスを要求したアービタの中で最もプライオリティが
高いフロントアービタにバスの優先権を与える。（ＢＰ
ＲＮ　　フロントが“Ｌ”となる）。この時バスはビジ
ーでない（ＢＵＳＹが“Ｈ”）ので、フロントアービタ
はＢＣＬＫ２の立下がりでＢＵＳＹをアクティブ（活性
）にしてバスを獲得し、他のアービタのアクセスを禁止
する。

さて、次にＢＣＬＫ４の立下がりで、ライトアービタが
バスの要求を決定し、そのパスリクエストＢＲＥＱライ
トがＭ　Ｌ　＋１になることがわかる。

ライトアービタは現在バスを使用しているフロントアー
ビタより優先度が高いので、プライオリティ決定機構に
よって、優先権は、ライトアービタに割り当て直される
。すなわち、ＢＰＲＮライトが“Ｌ”、ＢＰＲＮフロン
トが”Ｈ”となる。フロントアービタは、ＢＰＲＮフロ
ントのレベル変化から、高順位のアービタがバスを要求
しており、現在の転送サイクルを終えると同時に、バス
を解放しなければならないことを知る。しかし、バスは
すぐには解放できないので、ライトアービタは待たなけ
ればならない。第９図においては、フロントアービタが
ＢＣＬＫＩでＢＵＳＹを“Ｈ″にしてバスを解放し、Ｂ
ＣＬＫＩ！＋１でライトアービタがＢＵＳＹを“Ｌ”に
して六スを獲得した。

一方、自システムアービタはＢＣＬＫｌ＋３でメモリバ
スを要求し、丁度ライトアービタがフロントアービタの
ハス優先権をうばったのと同様に、ライトアービタがＢ
ＣＬＫｍでバスの使用権をゆずりわたし、Ｂ　ＣＬ　Ｋ
　ｍ　＋　ｌで自システムアービタがメモリバスを獲得
し、ＢＵＳＹを“Ｌ”にしている。

ここで信号ＣＢＲＱについて説明する。ＣＢＲｄは、Ｂ
ＵＳＹと同様アービタの出力信号（オーブン・コレクタ
）で、各アービタのＣＢＲＱ出力はプルアップ抵抗に接
続されている（第８図参照）。ＣＢＲＱは入出力を兼ね
ており、出力としては、現在バスを所有しているアービ
タに、他からバス要求があることを知らせる。また入力
としては、逆に現在バスを所存しているアービタが、他
のアービタからのバスの要求があるか否かを知る役目を
する。ＣＢＲＱＯ入／出力の切換えは、そのアーとりが
バスを所有しているか否かで行われ、ＢＲＥＱの状態に
より出力が変わる。すなわち、すでに高順位のアービタ
が支配しているバスを低順位のアービタが要求する時に
は、ＢＲＥＱといっしょにＣＢＲＱを“Ｌ”にする。高
順位のアーとりもバスを獲得するまではＣＢＲＱを“Ｌ
”にしておく。要するにＣＢＲＱは、低順位のアービタ
からのバス要求があることを現在バスを所をしているア
ービタに知らせるためのものである。

さて、第９図において、ＢＣＬＫｎの立下がりで最も優
先順位の高い自システムアービタがバスの使用権を放棄
し、かつ低順位のボストアービタから、ＣＢＲＱを“Ｌ
”にしてバスの要求があるために、ＢＣＬＫｎ＋１でＢ
ＵＳＹが“Ｈ”、「ＣＬＫｎ＋２でＢＵＳＹがＬ″とな
って、ホストアービタがバスを獲得することができた。

この時点で、要求を出しているアービタは他にない（す
なわち他にＣＢＲＱを“Ｌ”にしているアービタはない
）ので、ＣＢ　ＲＱ’はＢＣＬＫｎ＋２で“Ｈ”　（イ
ンアクティブ）となる。

以上、４ボートメモリバス上でのハス調停の機構を、第
９図のタイムチャートを参照しながら詳しく説明した。

このマルチボートメモリの採用により、単位情報処理モ
ジュールの共有メモリによる隣接間通信が実現できる。

■　ＣＰ−Ｉ　Ｐ間ハンドシェイク並列通信機能第１０
図にｃｐ−ｒｐ間の並列通信機構を示す。

図示のように、ＣＰ側ＰＩＯ（４１）およびＩＰ側ＰＩ
Ｏ（４２）は、それぞれコントロールプロセサＣＰから
ＩＰへのコマンド制御およびＣＰ−ＩＰ間の双方向デー
タ転送を行う８ビット並列ポーＩ−Ａをもっている。ま
た双方向バスバッファ（５２）および（５３）が設けら
れており、これは双方向並列転送系の２つのＰＩＯのポ
ートＡが同時にデータを送出した場合においても、デー
タが衝突しないようにするためのものである。

次にハンドシェイク転送の実際を第１１図のタイムチャ
ートを参照しながら説明する。なお第１１図は、ＣＰ（
ｊｌ！ＩＰ　ＩＯ（４１）が送信側、ＩＰ側ＰＩＯ（４
２）が受信側の場合であるが、逆方向の場合も全く同様
である。

いま、ＣＰのＣＰＵが、ｃｐ側ＰＩ○（４１）のボート
Ａに対してデータを書き込んだものとする。（ＣＰ　　
ＷＲのパルス（５４）参照）。このＣＰ　　ＷＲのパル
ス（５４）の立下がりをみてＣＰ側Ｐｒｏ（４１）のｌ
ＮＴＲ信号がＬ″になる（ＣＰ　　Ｉ　ＮＴＲ（５６）
参照）。Ｉ　ＮＴＲ信号は、後にＩ　Ｐ（ＩｊｌＰ　Ｉ
　Ｏ（４２）がデータを受けとったことを確認してから
“Ｈ”となる信号であり、ＣＰ側ＣＰＵは最初のデータ
を送出した後、ＣＰ　　ｌＮＴＲが“Ｈ″となるのを確
認してから、次のデータを送出することによって、確実
なハンドシェイク転送が可能となる。

次にＣＰ　　ＷＲ（５４）の立上がりをみてｃｐＯＢＦ
　（５５）が“Ｌ”となる。ＣＰ　　Ｏｉ了（５５）は
、ＩＰ　　丁〒Ｂ（５８）ともなっているので、ＩＰ　
　ＳＴＢ　（５８）の立下がりをみて、ＩＰ　　’ＩＢ
Ｆ（５９）が“Ｈ”となる。ｃｐ　　へσマ（５７）は
、ＩＰ　　ＩＢ’Ｆ（５９）の反転信号となっているの
で、ＩＰ　　ＩＢＦ　（５９）の立上がり時点で“Ｌ”
となる。これをみて、ＣＰＯＢＦ　（５５）は“Ｈ”と
なり、ＩＰＳＴＢ（５８）も“Ｈ”となる。

一方、ＣＰ　　πてＫ（５７）が“Ｌ”の期間中はボー
トＡのデータがイネーブルとなり、またパスバッファ（
５２）、（５３）のイネーブル信号Ｇもアクティブとな
っているので、ＩＰ４ＪＩＪＰＩＯ（４２）のボートＡ
では、データがイネーブルとなっている。このデータは
、ＩＰ　「〒１（５８）の立上がりエツジでラッチされ
る（Ｄ　　ＯＵＴ／ＩＮ（６０）参照）。さて、ＩＰ側
ＣＰＵは、受信時なので常にＩＰ　　ＩＢＦ　（５９）
が”Ｈ”になるのを監視しており、ＩＰ　　ＩＢＦ　（
５９）が“Ｈ”となった時点で、ＩＰ側ＰＩＯ（４２）
のボートＡからデータを読み込む（ＩＰ　　π１（６１
）参照）。ＩＰ　　韮（６１）の立上がりをみて、ＩＰ
　　ＩＢＦ（５９）がＬ”となり、ＣＰ　πＣＫ（５７
）は“Ｈ”となる。ＣＰ　　π百Ｋ（５７）の立上がり
を確認して、ＣＰ　　ＩＮＴＲ（５６）が“Ｈ”となる
。

ｃｐ側ＣＰＵは、ＣＰ　　’（ＮＴＲ（５６）が“Ｈ”
となったのを確認してから、次のデータ転送を開始する
。以上の手順でハンドシェイク並列データ転送が確実に
行われる。

〔発明の効果〕

以上述べたように本発明によれば、並列プライオリティ
決定法に基づいたバス調停装置を備えた４ポート共有メ
モリを、ライトＩＰ、フロントＩＰ、ＣＰと自分自身の
ＣＰＵで共有することにより、隣接モジュール間および
ＣＰ−モジュール間の通信が可能とされ、特に大容量の
データ転送が必要な場合に有効な密結合のマルチプロセ
サシステムが実現できる。すなわち大容量のデータを、
共有メモリを介して一度に転送できるので、転送効率の
向上を図ることができる。

一方、コントロールプロセサＣＰから、モジュールＩＰ
への実行プログラムのロード、処理データの分配、ＩＰ
からＣＰへの処理結果の回収も、コントロールプロセサ
マルチパスから共ｆメモリへ直接アクセスすることによ
って行われるので、パラレルＩ１０経由によるＣＰ−Ｉ
Ｐ間データ転送と比較してより高速に実行することが可
能となる。

また、１つのＩＰ内での処理、たとえば共有メモリのフ
ィル、データのブロック転送等は、コントロールプロセ
サが介在して実行を行うと、ＩＰの数に比例した実行時
間を要するが、本発明においては、個別のＩＰ内での処
理については、ＩＰ側に備わったモニタルーチンがＩＰ
ごとに並列に動作する方式がとられる。すなわちＣＰが
各ＩＰにコマンドを発行し、各ＩＰは、コマンドを解釈
し、コマンドに対応した処理をＣＰや、他のＩＰとは独
立に行う。このことにより、ＣＰが逐次的に全てのＩＰ
に対して処理を行う方法と（らべて、はるかに短時間で
処理を行うことができる。また、この処理時間は、ＩＰ
の台数とも無関係で、あくまで、単−ＩＰのモニタルー
チンによる処理時間であることも大きな利点となる。

【図面の簡単な説明】

第１図は本発明の１実施例システムにおけるコントロー
ルプロセサＣＰの構成図、第２図はマルチプロセサシス
テムの概念図、第３図は第１図に示した実施例システム
に適用できるモジュールＩＰの構成図、第４図はＣＰの
メモリマツプ例を示す説明図、第５図はＩＰのメモリマ
ツプ例を示す説明図、第６図はプロセサ間同期機能を説
明するためのタイムチャート、第７図は同期機構の構成
図、第８図は並列プライオリティ決定機構の構成図、第
９図はバス調停機能を説明するためのタイムチャート、
第１０図はＣＰ−Ｉ　Ｐ間の並列通信機構の構成図、第
１１図は並列通信機能を説明するためのタイムチャート
である。図中、１はコントロールプロセサＣＰ、２は外部大容量
メモリ、３はＤＭＡインタフェース、４乃至７はモジュ
ールＩＰ、８乃至１１は共有メモリ、１２はＣＰＵ、１
３はシステムＲＡＭ、２５および３３はコントロールプ
ロセサバス、３１はレジデントバス、３２はメモリバス
、３４は数値演算プロセサＮＤＰ、３５はＣＰＵ、３６
はローカルＲＡＭ、３７はローカルＲＯＭ、３８はマル
チボート共有メモリ部、３９はタイマ部、４０は割込み
制御部、４１はＣＰ（ｇ！ＩＰＩ９．４２はＩＰ側ＰＩ
Ｏ１４３は共有メモリ、４４は自システムアービタ、４
５はライトアービタ、４６はフロントアービタ、４７は
ホストアービタを示す。

Claims

【特許請求の範囲】

（１）演算部と、１個ないし複数の並列入出力ポートと
、１個ないし複数の直列入出力ポートと、複数の外部Ｃ
ＰＵインタフェースを有する書き換え可能な共有メモリ
と、書き換え可能なローカルメモリと、読み出し専用の
ローカルメモリと、外部メモリ用インタフェースとを備
えた単位情報処理モジュールの複数台と、個別の単位情
報処理モジュールに対して、その情報処理機能を設定す
るプログラムやデータをロードし、処理結果の回収を行
い、各種のコマンド制御を行うホストコンピュータによ
り構成され、上記共有メモリは隣接する単位情報処理モ
ジュールおよびホストコンピュータにより共有されるこ
とを特徴とするマルチプロセサシステム。
（２）各単位情報処理モジュールが１個ないし複数の並
列入出力ポートと、１個ないし複数の直列入出力ポート
により、隣接する単位情報処理モジュールおよびホスト
コンピュータとの間での通信制御を可能としたことを特
徴とする前記第（１）項記載のマルチプロセサシステム
。