JPH0150037B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体デバイスに関し、さらに詳し
く述べればダイナミツク・リード／ライト・メモ
リ・デバイス用の感知増幅回路に関するものであ
る。 （従来の技術） ダイナミツクMOSリード／ライト・メモリ・
デバイスはホワイト（White）、マクアダムス
（McAdams）およびレツドワイン（Redwine）
に対して発行された米国特許第4081701号（16K
ダイナミツクRAM）、またはマクアレキサンダ
ー（McAlexander）、ホワイト（White）および
ラオ（Rao）に対して発行された米国特許第
4239993号（64KダイナミツクRAM）といういず
れもテキサス・インスツルメンツ（Texas
Instruments）社に譲渡された特許に示される通
り一般に組み立てられている。この種のメモリ・
デバイスが256Kおよび１メガビツト以上のよう
な、より高密度に製造されるとき、チツプに供給
されるピーク電流を制限する問題が面倒になつて
くる。 周期当たり512でリフレツシユされる１メガビ
ツトDRAMでは、活性サイクル中に同時にフリ
ツプする2048個の感知増幅器（センスアンプ）が
存在する。これらの各１個は予電荷レベル次第
で、ビツト・ラインをVddまで充電したり、ビツ
ト・ラインをVssまで放電したり、あるいはその
両方を行う電流を要求する。かくてチツプに対す
る電圧源は短時間の周期にきわめて大きな電流ス
パイクに遭遇し、アクセス時間が増加されるにつ
れて、電流スパイクの大きさが増加する。かく
て、不要な電流消耗を最小にするためラツチおよ
びリターン・トランジスタのサイズを慎重に定め
ることが良いとされた。テキサス・インスツルメ
ンツ社に譲渡されたノリ・キタガワ（Nori
Kitagawa）に対して発行された米国特許第
4050061号では、アレイをブロツクに仕切るとと
もにアドレスされたブロツクでのみ感知増幅器を
完全に作動させることによつて、ピーク電流を制
限する方法が開示されている。この場合他のブロ
ツクはより低レベルで作動されかつ一段と低速で
作動する。 ダイナミツクRAMでは、感知動作はラツチ・
トランジスタに厳密に左右される。これらのトラ
ンジスタは、確実に作動するには10％以内まで、
しきい値電圧VtおよびKPで平衡されなければな
らない。（KPはチヤンネル長(L)及び幅（Ｗ）、酸
化物の厚さ、移動度その他に関する評価値K′を
意味する。与えられたバー（bar）については
Ｗ／Ｌを除き全てが一定であるから、K′はＷ／
Ｌを意味する。）Ｎチヤンネル・トランジスタの
みを使用する先行技術の感知増幅器は、ビツト・
ラインの完全なレール・ツー・レール分離を作る
活性プルアツプ回路を要求した。CMOSラツチ
はかかるプルアツプ回路なしでレール・ツー・レ
ール分離を提供する。しかし、ラツチは初度感知
においてＰチヤンネル・トランジスタが使用され
るとき不確実となる。 （発明の目的と要旨） 本発明の目的は半導体メモリ用の、電力効率の
良い感知増幅器を提供することにある。 この目的はメモリ・セルアドレス指定ライン
と；前記ラインのうちの少くとも１つのライン上
の電圧を感知する感知増幅器と；前記感知増幅器
に接続され、並列接続された第１及び第２の抵抗
路を持ち電源リターン回路と；を有し、前記第１
抵抗路の抵抗は前記第２抵抗路の抵抗より小さ
く、前記第２の抵抗路は前記ラインがリフレツシ
ユされているとき選ばれ、少くとも前記第１の抵
抗路は前記ラインがアドレスされているとき選ば
れることを特徴とする、半導体メモリデバイスの
感知増幅器により達成される。 （実施例） 本発明の１つの実施例により、ダイナミツク・
リード／ライト・メモリ用のCMOS感知増幅回
路は、電圧源にリターンされる交さ結合Ｎチヤン
ネル・トランジスタおよび交さ結合Ｐチヤンネ
ル・トランジスタを使用し、感知クロツクによつ
て選択的に作動されるＰおよびＮチヤンネル・ト
ランジスタの別な２組を通つて接地する。リター
ン・トランジスタは、アドレス入力次第で高速感
知または低速感知のいずれかで作動される。選択
された列は最大速度で感知され、リフレツシユさ
れいるだけの非選択の列はより低速で感知され
る。大形リターン・トランジスタは高速感知専用
の回路にスイツチされるが、他のより小形のトラ
ンジスタはピークまたは瞬時電流がより低くなる
ような電圧源に対する高抵抗リターンによつて低
速感知機能を果たす。もう１つの実施例では、感
知増幅器の差動入力は、ワード・ラインおよびダ
ミー・ラインがハイになるときオンに保たれ、次
に感知増幅器が感知クロツクによつて作動される
間オフにされる結合トランジスタを経て、ビツ
ト・ラインに接続される。結合トランジスタはそ
のとき非選択の列でターン・オンされる前に選択
列でターン・オンされる。これらの特徴により、
ビツト・ラインを充放電するのに必要な電流はこ
うして広げられ、ピーク電流は減少される。もう
１つの特徴により、Ｎチヤンネル・トランジスタ
は初期感知に使用され、次に増幅の順序でＮチヤ
ンネルおよびＰチヤンネルの両トランジスタが使
用されて、１のレベルを回復する。この結果より
良い平衡が得られ、より小形のＮおよびＰチヤン
ネル・ラツチ・トランジスタが使用できるので、
面積が節減され、電力が節約され、速度が増大さ
れる。 本発明の新しいと思われる特徴は特許請求の範
囲に示されている。しかし本発明自体、ならびに
他の特徴とその利点は、付図に関する下記の詳細
な説明により最も良く理解されると思う。 第１図から、ダイナミツクRAMアレイ用の感
知増幅回路が、本発明の１つの実施例により示さ
れている。この例の感知増幅器は、１対のＮチヤ
ンネル・ドライバ・トランジスタＮ１およびＮ２
と、１対のＰチヤンネル・プルアツプ・トランジ
スタＰ１およびＰ２とを備えているCMOS交さ
結合フリツプ・フロツプ回路を使用する。Ｎチヤ
ンネル・トランジスタはそれぞれのゲートに感知
クロツクＳ１およびＳ２を持つ１対のＮチヤンネ
ル・トランジスタＮ３およびＮ４を経て接地さ
れ、またＰチヤンネル・トランジスタはそれぞれ
のゲートに感知クロツクＳ１およびＳ２の補数で
ある１および２を持つ一対のＰチヤンネル・
トランジスタＰ３およびＰ４を経てVddに結合さ
れる。Ｎチヤンネル・トランジスタのドレインに
おける感知結節点１および２は、ビツト・ライン
Ｂ１および２Ｂに結合されている。 ビツト・ラインＢ１およびＢ２は多数のワン・
トランジスタ・メモリ・セルにおのおの結合さ
れ、各メモリ・セルは蓄積コンデンサC_sとＮチヤ
ンネル・アクセス・トランジスタNsとを備えて
いる。１個のセルは、ワード・ラインのXw電圧
によつて選択される。各ラインにあるダミーセル
には、ダミー・コンデンサCdと、アクセス・ト
ランジスタNdとが含まれている。選択されたワ
ード・ラインの対向側にあるダミー行ラインは
Xdum電圧によつて作動される。 第１図の感知増幅器の素子の作動順序は、１つ
の例として第２図のタイミング図に示されてい
る。選択されたXwおよびXdum電圧は時間ｔ１
で０からVddレベルに進み、感知増幅器の対向側
にある１個のトランジスタNsおよび１個のトラ
ンジスタNdをターン・オンさせる。これによつ
てビツト・ラインＢ１およびＢ２は、片側の蓄積
コンデンサCsによりまた他側のダミー・コンデ
ンサCdによつて電荷を共有される。これらのコ
ンデンサの予電荷レベルおよびサイズは、それに
接続されるCsによりビツト・ラインに現われる
電圧が１または０の記憶次第でダミー側の電圧よ
り高かつたり低かつたりするようなものである。
ビツト・ラインおよび感知結節点はかくてｔ１の
直後の電圧で分離する。この電圧差は、結節点１
および２（トランジスタＮ１，Ｎ２，Ｐ１，Ｐ２
のゲートを含む）のキヤパシタンスに一時保たれ
る。 第１図の回路にＮチヤンネル感知またはＰチヤ
ンネル感知を用いて作動される。Ｎチヤンネル形
が使用されるものとすれば、時間ｔ２で、感知ク
ロツクＳ１はVddになり、１は降下して、トラ
ンジスタＮ３およびＰ３をターン・オンさせ、交
さ結合フリツプ・フロツプ回路を高インピーダン
ス・レベルで、すなわち低利得で作動を開始させ
る。結節点１および２の１つは０に向つてゆつく
り減衰し、他はVddに向う。この点で電流がほと
んど消耗されないのは、トランジスタＮ３および
Ｐ３の直列抵抗が高いからである。より大きなト
ランジスタＮ４またはＰ４の１つは、ビツト・ラ
インＢ１およびＢ２を高速感知で完全なVddなら
びに０のレベルにするためにターン・オンされな
ければならない。この目的で、Ｎチヤンネル感知
の例に従つて、電圧Ｓ２はこれが選択された列で
あるならば、時間ｔ３でVddになる。０方向ビツ
ト・ラインＢ１またはＢ２はＮチヤンネル・トラ
ンジスタＮ１またはＮ２、ならびに大形トランジ
スタＮ４を経て急速に大地に放電する。１方向ビ
ツト・ラインはVdd源からＰチヤンネル・トラン
ジスタＰ１またはＰ２およびトランジスタＰ３を
経て急速に充電される。すなわちＮチヤンネル感
知の本例では、大形トランジスタＰ４は使用され
ないが、他方ではＰチヤンネル感知の場合、トラ
ンジスタＰ４はｔ３で２によつて作動される
が、トランジスタＮ４は使用されない。 第２図に時間ｔ４として示されている、大きな
高利得トランジスタＮ４（またはＰ４）を持ち込
まずにビツト・ラインの完全なレール・ツー・レ
ール分離を達成する所要時間は、ダイナミツク
RAMで正当に高速なアクセス時間を得るには長
過ぎる。かくて、リフレツシユのために呼び出さ
れる行にあるセルの数がデータＩ／Ｏについて呼
び出される数よりも多い大形DRAMにおいては、
感知増幅器は選択的に加えられるＳ２（または
２）電圧を持つことができる。Ｓ２が加えられる
と、０方向側は第２図に見られる通りｔ３で速や
かに０まで降下し、データ・ビツトはこの状況の
ｔ４よりもはるかに速くリード動作について感知
される。 ビツト・ラインＢ１およびＢ２は、図示されて
いない列選択トランジスタによつてデータＩ／Ｏ
回路に結合される。選択された列では、ビツト・
ラインは時間ｔ３で遠く離れて駆動されるので、
データ・ビツトはチツプからの出力用のデータ出
力回路に結合される。高速感知で選択されなかつ
た他の列は単にリフレツシユされるだけであり、
したがつてｔ４までの時間遅延は能動リード・サ
イクルの終りまでに十分が時間があるので不利で
はない。 感知増幅器による貢献に対して分離されたVdd
およびVssラインのチツプに出入する電流も第２
図に示されている。感知増幅器の電流はｔ２まで
存在せず、ｔ２でのこの電流パルスが小さいのは
直列抵抗が大きいからである。ｔ３では、選択さ
れたラインが急速に充放電されると電流パルスが
存在するが、非選択ビツト・ラインの電流はより
長い時間にわたつて広げられ、したがつてピーク
電流はより小さくなる。もちろん、RASが降下
するとき、CASが降下するとき、およびRASが
ハイになる（予充電が始まる）とき、他の電流ピ
ーク（図示されていない）が存在すると思われ
る。 第３図から、半導体ダイナミツク・リード／ラ
イト・メモリ・チツプの一例のブロツク図が示さ
れているが、これは本発明のもう１つの実施例に
より組み立てられた感知増幅回路を使用すること
ができる。このデバイスは、行および列のアレイ
に2²⁰個すなわち1048576個のメモリ・セルを持
つ、いわゆる１メガビツトのデバイスである。ア
レイは４つの同じブロツク１０ａ，１０ｂ，１０
ｃおよび１０ｄに仕切られており、各ブロツクに
は262144個のセルが含まれている。各ブロツク内
には、512行のラインがあり、すべての行ライン
は行デコーダ１１ａまたは１１ｂの１つに接続さ
れている。各行デコーダ１１ａまたは１１ｂは、
行アドレス・ラツチ１３およびライン１４を通つ
てアドレス入力ピン１２から、10ビツト行アドレ
スの９ビツトを受信する。行デコーダは上述の通
り、行選択電圧を作る。10ビツト列アドレスも時
間多重の方法で入力ピン１２に加えられ、この列
アドレスはバツフア１５に結合される。８本のデ
ータＩ／Ｏライン１６はアレイの中央に置かれ、
これら８本の内の１本は８中の１のセレクタ１７
によつてデータ入力またはデータ出力用に選択さ
れる。このセレクタ１７からの１本のＩ／Ｏライ
ンは、バツフアを経てデータ入力ピン１８および
データ出力ピン１９に接続されている。セレクタ
１７は、列アドレス・バツフア１５からのライン
２０によつて列アドレスの３ビツトを受信する。
８本のライン１６の内の２本はそれぞれＩ／Ｏラ
イン２１によつて各ブロツク１０ａ，１０ｂ，１
０ｃおよび１０ｄに接続されている。16中の２の
列選択は、バツフア１５からのライン２３の列ア
ドレスの３ビツトを用いて、各ブロツクにつき16
個の中間出力バツフア２２で行われる。16中の１
の列選択は、バツフア１５からのライン２５の列
アドレスの４ビツトを用いて、各ブロツク１０ａ
―１０ｄにある16個の中間出力バツフア２４の各
16組で行われる。各ブロツクにある512個の感知
増幅器２６（第１図と同様）の各１個はアレイに
ある列の１つに接続されている（各例は２つの列
ラインの半分すなわち「ビツト・ライン」で構成
されている）。各バツフア２４は２つの列の内の
１つに結合されている。この選択はライン２７の
バツフア１３からの行アドレスの１ビツトに基づ
く。 メモリ・デバイスは入力ピン２８で行アドレ
ス・ストローブRASを受信し、また入力ピン２
９で列アドレス・ストローブCASを受信する。
リードまたはライト動作の選択は、入力ピン３０
のＲ／制御によつて行われる。クロツク発生・
制御回路３１は、必要に応じすべての内部クロツ
クおよびコントロールを作る。単一ビツト・リー
ド（またはライト）では、RASおよびCASは第
３ａ図に示される順序で０まで降下し、１ビツ
ト・データ・リード（またはライト）が生じる。 アレイの各ブロツクは、前述の特許第4293993
号または第4081701号に記載された通常の方法で
２行のダミー・セル３２を含む。 第４図から、Ｉ／Ｏライン１６、中間出力バツ
フア２２と２４、および感知増幅器２６はブロツ
ク１０ａ―１０ｄの１つの部分について詳しく示
されている。与えられたブロツクには、16個の中
間出力バツフア２２が存在し、この図では２２―
１……２２―１６で表わされている。バツフア２
２―１から２２―８まではこのブロツクのライン
１６の１つと組み合わされる１群８個のバツフア
であり、バツフア２２―９から２２―１６までは
ライン２１によつてこのブロツクのライン１６の
他の１つと接続されるもう１群８個のバツフアで
ある。16個のバツフア２２―１…２１―１６の各
１つでは、１組16個のバツフア２４が存在する。
ここではこれらの組は２４―１から２４―１６ま
でによつて表わされる（各組16個）。各組16個の
バツフア２４では、１群32個の感知増幅器２６が
具備されており、各感知増幅器２６はビツト・ラ
イン３３の２つに接続されている（１つの列は第
１図のビツト・ラインＢ１およびＢ２に対応する
２ビツト・ラインに等しい）。ビツト・ライン３
３と交わるのは、メモリ・セル・アレイにある
512本の行ライン３４である。ダミー行ライン３
２も後述の通りビツト・ライン３３と交わる。２
本のダミー・ラインの内の１本は、９ビツト行ア
ドレス１４の１ビツトを用いて、行デコーダ１１
ａ，１１ｂによつて選択される。 バツフア１３からの行アドレスの第10ビツト
は、ライン２７によつて感知増幅器２６用の多重
回路に加えられて、各対２個の感知増幅器の内の
１個でライン３７によつて第１レベル中間バツフ
ア２４に接続されるものを選択する。このブロツ
クには16対のデータ／データ・バー・ライン３８
および３９があり、各対はライン４０によつて片
側が選択されたバツフア２４に結合され、ライン
４１によつて他側が選択されたバツフア２２に接
続されている。Ｉ／Ｏはライト動作の場合に、ラ
イン３８および３９での二重レールからデータ
Ｉ／Ｏライン１６での単一レールまで変わること
が注目される。 第５図から、第４図の回路の一部がもつと詳し
く示されている。16個のバツフアの組２４―１と
組み合わされる感知増幅器２６が示されている。
この組では実際に32個の感知増幅器２６が存在す
る。この組の16個のバツフア２４―１はこの図に
おいて２４―１―１から２４―１―１６までによ
つて表わされている。各個の感知増幅器２６は、
いわゆる折返しビツト・ライン構造の、それから
出る２つのビツト・ライン３３を持つ。かくて、
すべてのワード・ライン３４および両ダミー行３
２は感知増幅器の同じ側にある。行ライン３４は
ビツト・ラインと交わり、メモリー・セルはちよ
うど第１図のようであるが折り曲げられた行また
はワード・ラインおよびビツト・ラインの交点に
ある。各対の感知増幅器２６用の多重装置４２
は、ライン２７のアドレス・ビツトに基づいて、
ライン３７によりそれぞれのバツフア２４―１―
１，２４―１―２などに接続されるものを選択す
る。16個のバツフア２４―１―１から２４―１―
１６までの１つだけが、ライン２５の４個の行ア
ドレス・ビツトに基づき、任意な１時点で選択さ
れ、したがつて１つだけがライン４０によつてラ
イン３８，３９に出入するデータのリードまたは
ライト・ビツトを結合するように作動するであろ
う。第５図のバツフア２２―１は、二重レール
Ｉ／Ｏライン３８，３９をこの群の単一レール
Ｉ／Ｏライン１６に結合するために、ライン２３
の３ビツトによつて供給される16の中の２の選択
によつて選択されたり、されないことがある。 第６図から、本発明により作られた感知増幅器
２６の１つが詳しく示されている。またこの図
は、この感知増幅器用の２本のビツト・ライン３
３と、これらのビツト・ラインに垂直な512本の
行ライン３４の内の４本をも示す。感知増幅器
は、Ｎチヤンネル・ドライバ・トランジスタＮ１
とＮ２およびＰチヤンネル・プルアツプ・トラン
ジスタＰ１とＰ２を持つ第１図のようなCMOS
交さ結合フリツプ・フロツプを使用する。感知結
節点１および２はビツト・ライン３３に接続され
ている。このフリツプ・フロツプの接地側の結節
点Ngは、それぞれのゲートに感知クロツクＳ１
およびＳ２を持つ２個のＮチヤンネル・トランジ
スタＮ３およびＮ４を経を接地される。ゲートに
Ｓ１を持つトランジスタＮ３は他のトランジスタ
Ｎ４よりはるかに小形であり、クロツクＳ１がま
ず起こり、その結果初期感知は低利得状態であ
る。Vdd側では、結節点Nhはそれぞれのゲート
に検出クロツク１および２を持つＰチヤンネ
ル・トランジスタＰ３とＰ４を経て電源に結合さ
れる。（回路は第１図のような、Ｎチヤンネルま
たはＰチヤンネル感知を使用し得る形で示されて
いる。実際の回路では、トランジスタＮ４または
トランジスタＰ４のいずれか１つが選択され、ク
ロツクＳ２または２は省略されるであろう。）
感知クロツク１および２はＳ１ならびにＳ２
の補数であり、そこでＰチヤンネル・トランジス
タＰ３およびＰ４はクロツクＳ１とＳ２が作動さ
れるときのみ作動し始める。２間隔感知動作が、
まずＳ１で（低電流レベルで）、次にＳ２（また
は２）で存在する。トランジスタＮ３とＮ４、
およびＰ３とＰ４は各感知増幅器にとつて独特で
ることができ、または別法として２つのブロツク
１０ａと１０ｂにある他の感知増幅器２６のすべ
て、すなわち1024個の感知増幅器で共用される。
結節点NgおよびNhはＥがハイであるときトラン
ジスタ８３によつて約1/2Vddで予充電される。 ビツト・ライン３３は、それぞれのゲートに等
化されたクロツク電圧Ｅを持つ３個のトランジス
タ８４を通して予充電されるとともに等化され
る。これらのトランジスタの２個は基準電圧
Vrefに接続されるソースを持つ。この基準電圧
値は約1/2Vddであるので、ビツト・ラインのす
べてを予充電するためにチツプ電源Vddからの正
味電荷はほとんどまたは全く不要である。すなわ
ち、各感知増幅器の１つのライン３３はハイであ
りかつ他のラインはローであるので、１つは他を
充電し、またVrefは起こるかもしれなどんな差
でもほとんど供給する必要がない。クロツクＥ
は、RASがハイになるとき、活性サイクルが終
つてから制御回路３１に発される。 第６図の各メモリ・サイクルは第１図と全く同
じように、コンデンサCsとアクセス・トランジ
スタNsとから成り、１列にある512個のアクセ
ス・トランジスタNsのすべてのゲートは行ライ
ン３４に接続されている。ブロツク内の512本の
内の１つの行ライン３４だけが任意な１つの時間
でターン・オンされるので、１つのメモリ・セ
ル・コンデンサCsだけが与えられた感知増幅器
２６のビツト・ライン３３に接続される。ビツ
ト・ライン・キヤパシタンス対蓄積コンデンサ
Csの値の比を減少させるために、各付のビツ
ト・ライン３３に多数のビツト・ライン・セグメ
ント８７が使用される。これらのセグメント８７
の１つは、トランジスタ８８の１個によつて与え
られた時間にビツト・ライン３３に結合される。
例えば、各セグメント８７はそれに接続される32
個のセルを有することができるので、ここに開示
された実施例では各感知増幅器用にこれらのセグ
メント８７が16個存在しなければならない（16×
32＝512）。セグメントの半分はビツト・ライン
に、他の半分は他のビツト・ラインに接続され
る。行デコーダ１１ａまたは１１ｂは、このデコ
ーダがライン１４からの同じ９アドレス・ビツト
のあるビツトに基づいて512中の１つの行ライン
３４を選択すると同時に、セグメント選択電圧
SSによつて16本のライン８９の適当な１本を選
択する。 ダミー行３２では、１対のダミー・セルがダミ
ー行３２にあり、１対のダミー・セルが各付のビ
ツト・ライン３３用に供給され、これらのダミ
ー・セルがダミー・コンデンサCdとアクセス・
トランジスタNdとによつて構成されることは前
述の通りである。選択された蓄積セルが左手のビ
ツト・ライン３３にあるときは、右手のダミー・
セルは通常の方法で、デコーダ出力ライン９２の
１つによつて行デコーダ１１ａ，１１ｂにおいて
選択れる、またその逆も成り立つ。行アドレスの
１ビツトは行デコーダで使用されて、ダミー・セ
ル行３２のこれらのライン９２の１つまたは他を
選択する。 第７図から、メモリ・デバイスの作動順序は単
一ビツト・リード動作について説明される。活性
サイクルは＋５から０まで降下するRAS電圧に
よつて始まる。この例はリード・サイクルである
ので、この時点でＲ／Ｗ入力電圧は＋５である。
これより前の時間は予充電サイクルであり、その
間は等化電圧Ｅはハイであるので、ビツト・ライ
ン３３のすべておよび結節点NgとNhは約1/2
Vddすなわち＋2.5と思われるVref電圧まで予充
電される。ライン８９のすべてに現われるセグメ
ント選択信号SSはハイであるので、セグメント
８７のすべてもVerf電圧まで予充電される。
RASの降下により、等化電圧Ｅは降下して、ビ
ツト・ライン３３の対を相互にかつVrefから隔
離する。次にセグメント選択信号SSが降下して、
セグメント８７のすべてをビツト・ライン３３か
ら隔離する。行デコーダ１１ａ，１１ｂが行アド
レスに応答する時間に達すると同時に、時間ｔ１
で、XwおよびXdum電圧は選択された512中の１
の行ライン３４および選された２中の１ダミー・
ライン９２により上昇し始める。同じ時間ｔ１
で、ライン８９の１つにセグメント選択信号SS
が発生される。これらのアドレス電圧Xw、
XdumおよびSSはむしろゆつくり発生されて、
後に、Vddレベルに達してから少しの間SSおよ
びXwはVdd以上にブーストされて、アクセス・
トランジスタNsおよび８８の両端のVt降下をな
くす。ダミー電圧は初期感知の間にダミー・セル
の機能が完了するので降下し、またダミー・コン
デンサはビツト・ラインから減結合されるのでこ
れらのコンデンサは予充電することができる。時
間ｔ２で、感知増幅器２６はＳ１電圧がハイにな
ることによつてまず作動され（ロー・レベル）、
高インピーダンスＮチヤンネル・トランジスタＮ
３および高インピーダンスＰチヤンネル・トラン
ジスタＰ３ををターン・オンさせる。これは蓄積
セルおよびダミー・セルの差電圧に起因する分離
よりもさらにビツト・ライン３３を分離し始め
る。この点で、電源Vddからのまたはトランジス
タＮ１，Ｎ２，Ｐ１およびＰ２を経て大地に流れ
る電流は最小に過ぎない。選択された感知増幅器
では、感知電圧２はｔ３で発生され（またはＳ
２は降下する）ので、大形トランジスタＮ４（ま
たはＰ４）は導通し始め、ビツト・ラインをレー
ル・ツー・レール状態に一層速やめる。１つのビ
ツト・ライン３３はハイになり、他は０になる。
感知増幅器選択電圧SAS１またはSAS２（アド
レス・ビツト２７により選択される）はターン・
オンされて、感知増幅器の１つを多重装置４２を
使用しながら第５図のライン３７を介してバツフ
ア２４に接続する。この直前に、列デコーダから
のＹ選択出力は有効であるので、選択されたデー
タ・ビツトはライン１６で有効になり、それから
まもなく、データ・ビツトは出力ピン１９で有効
になる。 どの感知増幅器が高電流感知を生じるために作
動されるかの選択は、アドレス・ビツトに基づい
ている。第３図から第７図までの実施例では、
2048個の感知増幅器が存在し、これらの半分（選
択された列を含む）は感知クロツク（すなわち
２）を受信するが、他の半分はこれに受信しな
い。これを達成する１つの方法は、ライン２７に
現われるアドレス・ビツトを使用することによつ
て、Ｉ／Ｏ回路に接続する感知増幅器２６を選択
する多重装置４２で使用された方法と同じであ
る。第６図に見られる通り、SASOにより選択さ
れた感知増幅器のすべてはライン９５により加え
られた感知クロツク電圧Ｓ２を有し、SAS１に
よつて選択されたものはライン９６から感知クロ
ツク電圧を受ける。アドレス・ビツト２７とその
補数、および感知クロツク電圧Ｓ２を受ける１対
の論理ゲート９７は、トランジスタＮ４（または
Ｐ４）に適当な電圧を加える。かくて、2048対の
ビツト・ラインのすべて充放電する電流パルスは
２倍の時間に広がつて、ピーク電流を減少させ
る。 第８図から、ダイナミツクRAMアレイ用の感
知増幅回路が本発明のもう１つの実施例により示
されている。感知増幅器は、１対のＮチヤンネ
ル・ドライバ・トランジスタＮ１とＮ２、および
１対のＰチヤンネル・プルアツプ・トランジスタ
Ｐ１とＰ２を備えているCMOS交さ結合フリツ
プ・フロツプ回路を使用している。Ｎチヤンネ
ル・トランジスタはゲートに感知クロツクＳを持
つＮチヤンネル・トランジスタＮ３を経て接地さ
れ、またＰチヤンネル・トランジスタはゲートに
感知クロツクＳの補数であるを持つＰチヤンネ
ル・トランジスタＰ３を経てVddに結合されてい
る。Ｎチヤンネル・トランジスタのドレインにお
ける感知結節１および２は、本発明によりトラン
スフア・トランジスタを経てビツト・ラインＢ１
およびＢ２に結合されている。トランジスタＴ１
およびＴ２はそのゲートにクロツクＴを有し、感
知動作の高電流部分の間に感知結節点をビツト・
ラインから減結合させて、電源の電流消耗を広
げ、すなわちピーク電流を減少させる働きをす
る。 ビツト・ラインＢ１およびＢ２はおのおの、多
数のワン・トランジスタ・メモリ・セルに結合さ
れており、各メモリ・セルは蓄積コンデンサCs
とＮチヤンネル・アクセス・トランジスタNsと
を備えている。ワード・ラインのXw電圧によつ
て１個のセルが選択される。ダミー・コンデンサ
Cdとアクセス・トランジスタNdとを含むダミ
ー・セルが各ラインにある。選択されたワード・
ラインと対向側の行ラインのダミーは、Xdum電
圧により作動される。 第８図の感知増幅器の素子の作動順序は第９図
のタイミング図に示されている。選択されたXw
およびXdum電圧は、時間ｔ１で０からVddレベ
ルになり、感知増幅器の対向側にある１個のトラ
ンジスタNSおよび１個のトランジスタNdをター
ン・オさせる。これにより、ビツト・ラインＢ１
およびＢ２は片側の蓄積コンデンサCsと他側の
ダミー・コンデンサCdによつて電荷を共有され
る。これらのコンデンサの予充電レベルおよびサ
イズは、それに接続されるCsによるビツト・ラ
インの電圧が１または０のどちらが蓄積されてい
るかによつてダミー側の電圧より高かつたり低く
なるようなものである。かくてビツト・ラインお
よび感知結節点はｔ１の直後に電圧が分離する。
時間ｔ２で、Ｔ電圧はVddから０まで降下して、
ビツト・ラインＢ１およびＢ２を感知結節点１お
よび２から減結合させる。しかし、電圧差は結節
点１および２（トランジスタＮ１，Ｎ２，Ｐ１，
Ｐ２のゲートを含む）のキヤパシタンスに保たれ
る。時間ｔ３で、感知クロツクＳはVddになり、
Ｓは降下して、トランジスタＮ３およびＰ３をタ
ーン・オンさせ、交さ結合フリツプ・フロツプ回
路を作動させる。結節点１および２の内の１つは
速やかに０まで降下し、他はVddになる。この点
での電流消耗がわずか（第９図の電流スパイク
＃１）であるのは、充放電すべきキヤパシタンス
が小さいからである。結節点１および２のキヤパ
シタンスは、ビツト・ラインＢ１およびＢ２のそ
れよりもはるかに小である。トランジスタＴ１お
よびＴ２は、選択されたコンデンサCsが完全論
理レベルに回復されるように、ビツト・ラインＢ
１およびＢ２を完全なVddおよびゼロ・レベルに
するためターン・オンに戻されなければならな
い。この目的で、本発明の本実施例により、電圧
Ｔは時間ｔ４またはｔ５でVddに戻るが、これは
選択された列であるか否かによる。Ｔがｔ４また
はｔ５でハイになると、０方向のビツト・ライン
Ｂ１またはＢ２はＮチヤンネル・トランジスタＮ
１またはＮ２を経て急速に大地に放電し、また１
方向のビツト・ラインはVdd電源からＰチヤンネ
ル・トランジスタＰ１またはＰ２を経て充電され
る（第９図においてｔ４では電流スパイク＃２
に、ｔ５では＃３に対応する）。この充放電は感
知結節点１および２で電圧バンプを発生するが、
これらのバンプはデータがＩ／Ｏ回路に進む前に
速やかに鎮静する。 ビツト・ラインＢ１およびＢ２は、図示されて
いない列選択トランジスタによつてデータＩ／Ｏ
回路に結合される。選択された列では、ビツト・
ラインは時間ｔ４で駆動されるレール・ツー・レ
ールであるので、データ・ビツトはチツプから出
力するためにビツト・ラインからデータＩ／Ｏ回
路に結合される。列デコーダによつて選択されな
い他の列はリフレツシユされるに過ぎないので、
ｔ５までの時間遅延は不利とならず、その理由は
活性リード・サイクルが終るまで十分な時間があ
るからである。この場合もまた、電流スパイク
＃３に対応して誘起された電圧バンプは、ワー
ド・ラインがターン・オフされるまでの十分な時
間で減衰し、かくして選択されなかつたセルにデ
ータが回復される。 感知増幅器による貢献に対して隔離された、
VddおよびVssラインにあるチツプに流出入する
電流は第９図に示されている。感知増幅器にはｔ
３まで電流がなく、またｔ３でこの電流パルス
＃１が小さいのは、感知結節点１および２が小だ
からである。ｔ４およびｔ５では、ビツト・ライ
ンが充放電されると電流パルス＃２と＃３がある
が、電流は長い時間にわたつて広げられるので、
ピーク電流はより小である。もちろん、が
降下するとき、が降下するとき、および
RASがハイになる（予充電が始まる）ときに、
他の電流ピーク（図示されていない）が存在する
と思われる。 第１０図から、本発明の第８図の実施例により
作られた第３図〜第５図のデバイスにある感知増
幅器２６の１つが詳しく示されている。この図
は、この感知増幅器用の２本のビツト・ライン３
３およびこれらのビツト・ラインに垂直な512本
の行ライン３４の内の４本をも示す。感知増幅器
は、Ｎチヤンネル・ドライバ・トランジスタＮ１
およびＮ２、ならびにＰチヤンネル・プルアツ
プ・トランジスタＰ１およびＰ２を持つ第８図の
ようなCMOS交さ結合フリツプ・フロツプを使
用している。感知結節点１および２は、隔離トラ
ンジスタＴ１およびＴ２のソース・ドレイン通路
を経て、ビツト・ライン３３に接続されている。
このフリツプ・フロツプの接地側の結節点７８
は、ゲートに感知クロツクＳ１およびＳを持つ２
個のＮチヤンネル・トランジスタＮ３を経て接地
されている。ゲートにＳ１を持つトランジスタＮ
３は他のトランジスタＮ３よりもはるかに小形で
あり、クロツクＳ１がまず起こるので、最初の感
知はより低い利得状態であり、Ｎチヤンネル・ト
ランジスタＮ１およびＮ２によつて行われる。
Vdd側の結節点８１は、ゲートに感知クロツク
を持つＰチヤンネル・トランジスタＰ３を経て電
源に結合されている。感知クロツクはＳの補数
であるので、Ｐチヤンネル・トランジスタＰ３は
クロツクＳが作動された後でのみ作動し始める。
２間隔感知動作があり、まずＳ１（低電流レベル
で）、次にＳおよびがある。トランジスタＮ３
およびＰ３は、２個のブロツク１０ａおよび１０
ｂにある他の感知増幅器２６のすべて、すなわち
1024個の感知増幅器によつて共有されている。結
節点７８はＥがハイであるとき、トランジスタ８
３によつて約1/2Vddまで予充電される。 ビツト・ライン３３は、ゲートに等化クロツク
電圧Ｅを持つ３個のトランジスタ８４により予充
電されかつ等化される。これらのトランジスタ８
４の２個のソースはそれぞれは基準電圧Vrefに
接続されている。この基準電圧の値は約1/2Vdd
であるので、ビツト・ラインのすべてを予充電す
るためにチツプ電源Vddからの正味電荷はほとん
どまたは全く不要である。すなわち、各感知増幅
器用の１本のライン３３はハイであり、他はロー
であるので、一方は他方を充電し、Verfは生じ
ることがあるどんな差でも供給するに過ぎない。
RASがハイになると、活性サイクルが終つてか
ら、制御回路３１にクロツクＥが発生される。 第１０図の各メモリ・セルは、全く第８図の通
りコンデンサCsおよびアクセス・トランジスタ
Nsから成り、１行にある512個のアクセス・トラ
ンジスタNsのすべてのゲートは行ライン３４に
接続されている。ブロツクにある512本の内のた
だ１本の行ライン３４が任意な１つの時間でター
ン・オンされるので、唯一のメモリ・セル・コン
デンサCsが与えられた感知増幅器２６用のビツ
ト・ライン３３に接続されている。ビツト・ライ
ン・キヤパシタンスと蓄積キヤパシタンスCsの
値との比を減少させるために、各対のビツト・ラ
イン３３について多数のビツト・ライン・セグメ
ント８７が使用されている。これらのセグメント
８７の１つは、トランジスタ８８の１つによつて
与えられた時間にビツト・ライン３３に結合され
る。例えば、各セグメント８７はそれに接続され
た32個のセルを有することがあるので、ここに開
示された実施例では、各感知増幅器用にこれらの
セグメント８７が16個存在しなければならない
（16×32＝512）。セグメントの半分は１つのビツ
ト・ラインに、また半分は他のビツト・ラインに
接続されている。行デコーダ１１ａまたは１１ｂ
はセグメント選択電圧SSによつて16本のライン
８９の内の適当な１本を選択し、同時にこのデコ
ーダはライン１４からの同じ９個のアドレス・ビ
ツトの内のあるビツトに基づいて、512内の１の
行ライン３４を選択する。 ダミー行３２では、各対のビツト・ライン３３
について１対のダミー・セルが提供され、これら
のダミー・セルは前述の通りダミー・コンデンサ
Cdとアクセス・トランジスタNdとから成つてい
る。選択された蓄積セルが左手のビツト・ライン
３３にあると、右手のダミー・セルはデコーダ出
力ライン９２の１つによつて行デコーダ１１ａ，
１１ｂにおいて通常の方法で選択されるが、その
逆も成り立つ。行アドレスの１つのビツトは、ダ
ミー・セル行３２のこれらのライン９２の１つま
たは他を選択するためには、行デコーダで使用さ
れる。 第１１図から、メモリ・デバイスの作動順序が
単一ビツト・リード動作について説明する。活性
サイクルは電圧が＋５から０まで降下する
と始まる。この例はリード・サイクルであるの
で、この時点でＲ／入力電圧は＋５である。こ
れより前の時間は予充電サイクルであり、その間
は等化電圧Ｅがハイであるので、ビツト・ライン
３３および結節点７８のすべては、約1/2Vddす
なわち＋2.5Vと思われるVerf電圧で予充電され
る。ライン８９のすべてに現われるセグメント選
択信号SSはハイであるので、セグメント８７の
すべてもVerf電圧まで予充電される。の降
下は等化電圧Ｅを降下させ、ビツト・ライン３３
の対を相互にかつVerfから隔離する。次にセグ
メント選択信号SSが降下して、セグメント８７
のすべてをビツト・ライン３３から隔離する。行
デコーダ１１ａ，１１ｂが行アドレスに応答する
時間を有すると同時に、時間ｔ１で、Xwおよび
Xdum電圧は選択された512中の１の行ライン３
４ならびに選択された２中の１のダミー・ライン
９２で上昇し始める。同じ時間ｔ１で、ライン８
９の１つにセグメント選択信号SSが上昇される。
これらのアドレス電圧Xw、XdumおよびSSはむ
しろゆつくりと上昇され、また後で、Vddレベル
に達してからある時間後に、SSおよびXwはVdd
以上にブーストされて、アクセス・トランジスタ
Nsおよび８８の両端のVt降下をなくす。ダミ
ー・セルの機能は最初の感知中に完了され、また
ダミー・コンデンサは予充電されるようにビツ
ト・ラインから減結合されるので、Xdum電圧は
降下する。時間ｔ２までは、感知増幅器２６は、
まずＳ１電圧がハイになることとによつて作動さ
れ、高インピーダンスＮチヤンネル・トランジス
タＮ３をターン・オンさせる。これは、蓄積セル
およびダミー・セルの差電圧に起因する分離より
もビツト・ライン３３をさらに分離し始める。し
かし、電源VddからトランジスタＮ１，Ｎ２，Ｐ
１およびＰ２にどんな重大な電流でも流れる前
に、Ｔ電圧はｔ２で降下して、ビツト・ライン３
３を感知結節点１および２から隔離する。Ｔ電圧
が降下してから、感知電圧Ｓはｔ３で上昇される
ので、大形トランジスタＮ３が導通し始める。ま
たが降下するので、Ｐチヤンネル負荷トランジ
スタＰ３が導通し始める。この時点で第９図の電
流スパイク＃２が起こる（回路はＴが降下してか
らＳ１がハイになるようにも作られることが注目
される）。Ｓが上昇してが降下してから、Ｔ電
圧は前述の通り時間ｔ４またはｔ５でVddまで上
昇される。隔離トランジスタＴ１およびＴ２がタ
ーン・オンに戻された後に、ビツト・ラインはレ
ール・ツー・レール状態にされる。１つのビツ
ト・ライン３３はハイであり、他は０である。感
知増幅器選択電圧はSAS１またはSAS２（アド
レス・ビツト２７により選択される）はターン・
オンされて、感知増幅器の１つを、多重装置４２
を用いて第５図のライン３７を介してバツフア２
４に接続する。これが終わるとすぐに、列デコー
ダからのＹ選択出力が有効になるので、選択され
たデータ・ビツトはライン１６で有効になり、ま
たそれから間もなくしてデータ・ビツトは出力ピ
ン１９で有効となる。 Ｔ電圧が上昇される時間ｔ４またはｔ５の選択
は、アドレス・ビツトに基づく。第３図〜第５図
の実施例では、2048個の感知増幅器があり、これ
らの半分（選択された列を含む）はｔ４で上昇す
るＴ電圧を受け、他の半分はｔ５で受けることが
できる。これを達成する１つの方法はライン２７
のアドレス・ビツトを使用することであり、Ｉ／
Ｏ回路に接続する感知増幅器２６を選択する多重
装置４２に用いられた方法と同じである。第１０
図に見られる通り、SAS０によつて選択された
感知増幅器のすべてはライン９５により加えられ
たＴ電圧を有し、SAS１によつて選択された感
知増幅器はライン９６からＴ電圧を受ける。アド
レス・ビツト２７とその補数、および２つのＴ電
圧（ｔ４またはｔ５で終わる）を受ける１対の論
理ゲート９７は、トランジスタＴ１およびＴ２に
適当な電圧を加える。かくて、2048対のビツト・
ラインのすべてを充放電する電流パルスは２倍の
時間にわたつて広げられ、ピーク電流を減少させ
る。Ｔ電圧はVddを越えてブーストされ（図示さ
れていない回路により）、１方向セルに完全な
Vddレベルが書き込まれることを保証する。 第１２図から、ダイナミツクRAMアレイ用の
感知増幅器が、本発明のもう１つの実施例により
示されている。前述の通り、感知増幅器は１対の
Ｎチヤンネル・ドライバ・トランジスタＮ１とＮ
２、および１対のＰチヤンネル・プルアツプ・ト
ランジスタＰ１とＰ２を備えているCMOS交さ
結合フリツプ・フロツプ回路を使用している。Ｎ
チヤンネル・トランジスタは、ゲートに感知クロ
ツクＳ１およびＳ２を持つ１対のＮチヤンネル・
トランジスタＮ３とＮ４を経て、接地結節点Ng
から接地されており、またＰチヤンネル・トラン
ジスタはゲートに感知クロツクＳ２の補数である
Ｓ２を持つＰチヤンネル・トランジスタＰ３を経
て、結節点NhからVddに結合されている。Ｎチ
ヤンネル・トランジスタのドレインにおける感知
結節点１および２はビツト・ラインＢ１およびＢ
２に結合されている。 本発明のこの実施例により、Ｎチヤンネル・ト
ランジスタＮ１とＮ２はＳ１を活性化することに
よつて最初の感知に使用される一方、Ｐチヤンネ
ル―トランジスタＰ１とＰ２と感知機能を持た
ず、１方向ビツト・ラインをプルアツプするに過
ぎない。 ビツト・ラインＢ１およびＢ２はおのおの、多
数のワン・トランジスタ・メモリ・セルに結合さ
れ、各メモリ・セルは蓄積コンデンサCsとＮチ
ヤンネル・アクセス・トランジスタNsとを備え
ている。１個のセルはワード・ラインのXw電圧
によつて選択される。ダミー・コンデンサCdお
よびアクセス・トランジスタNdを含むダミー・
セルが各ラインにある。選択されたワード・ライ
ンと反対側のダミー行ラインは、Xdum電圧によ
つて作動される。 第１２図の感知増幅器の素子の作動順序は第１
３図のタイミング図に示されている。ｔ１より前
の予充電周期では、ビツト・ラインＢ１およびＢ
２は結節点NgおよびNhと共に、図示されていな
いトランジスタを経て1/2Vddまで予充電される。
選択されたXwおよびXdum電圧は、０から時間
ｔ１でVddレベルまで上昇して、感知増幅器の対
向側でセル・トランジスタNsの１つおよび１個
のダミー・トランジスタNdをターン・オンさせ
る。これによつてビツト・ラインＢ１およびＢ２
は、片側の蓄積コンデンサCsおよび他側のダミ
ー・コンデンサCdと共に電荷を共有する。これ
らのコンデンサの予充電レベルおよびサイズは、
ビツト・ラインに接続されるCsと共にビツト・
ラインに現われる合成電圧が、１または０のどち
らが蓄積されるかによつて、ダミー側の合成電圧
よりも高かつたり低かつたりするようなものであ
る。かくてビツト・ラインおよび感知結節点はｔ
１のすぐ後で電圧が分離する。この電圧差は結節
点（ビツト・ラインおよびトランジスタＮ１，Ｎ
２，Ｐ１，Ｐ２のゲートを含む）のキヤパシタン
スにより一時保たれる。時間ｔ２で、感知クロツ
クＳ１はVddに向つて斜めに上昇し始めて、トラ
ンジスタＮ３をターン・オンさせるとともに交さ
結合フリツプ・フロツプ回路の作動を開始させ
る。結節点１および２の片方は０に向つて減衰
し、他方は減衰しない。トランジスタＮ３のサイ
ズは、ビツト・ラインＢ１側のコンデンサCsに
蓄えられた０を読むときにトランジスタＮ２を、
１を読むときにトランジスタＮ１をターン・オン
しないように（不平衡導通の場合でも）、十分な
だらかであるように選択される。 Ｎチヤンネル・トランジスタＮ１およびＮ２が
初期感知を果すことは重要である。これが有利で
あるのは、Ｎチヤンネル・トランジスタがＰチヤ
ンネル・トランジスタよりも比較的高い導電率を
有し、したがつてビツト・ラインの信号の与えら
れた増幅についてサイズがより小形となり、チツ
プ上の面積が節約されるからである。 Ｓ２が時間ｔ３でハイになると、０方向ビツ
ト・ラインＢ１またはＢ２はＮチヤンネル・トラ
ンジスタＮ１またはＮ２およびトランジスタＮ４
を経て速やかに大地に放電し、またゲート遅延の
後で２が降下するので、１方向ビツト・ライン
は、０方向結節点１または２がＰチヤンネル・ト
ランジスタをターン・オンさせるだけローになる
と同時にVdd電源からＰチヤンネル・トランジス
タＰ１またはＰ２およびトランジスタＰ３を経て
充電される。２クロツクはわずかに遅延されず
にＳ２と同時に起こることがあるが、Ｎ４はピー
ク電流を減少するようにＰ３より前にターン・オ
ンすることが望ましい。 Ｎチヤンネル・トランジスタＮ１とＮ２および
Ｐチヤンネル・トランジスタＰ１とＰ２がしきい
値電圧について同じ絶対値を有し、結節点Ngが
既にVdd／２より小であると、ラツチ動作はトラ
ンジスタＮ１とＮ２と共に加速し始め、これに伴
つてＰチヤンネル・トランジスタＰ１とＰ２によ
り１方向の側が回復される。この方法では、トラ
ンジスタＮ４のサイズはラツチ速度に関して選択
され、またトランジスタＰ３は１方向側のVddレ
ベルをVddまで回復するだけの大きさに過ぎず、
それによつて電力が節約される。例えば与えられ
たチヤンネル長さでは、トランジスタＮ４の利得
はトランジスタＰ３の利得より大きい。トランジ
スタＰ３の利得はトランジスタＮ３の利得より大
きい。 第１２図の回路の利点はいくつかある。信号の
ラツチ動作はＮチヤンネル・デバイスにおける運
動性が高いのでより高速であり、また感知トラン
ジスタはより小形にすることもでき、チツプ上の
面積が節約される。その上、Ｐチヤンネル・プル
アツプ・トランジスタは、Ｎチヤンネル・デバイ
スがＰチヤンネル・デバイスのターン・オンより
前にラツチ機能を完了するので、より小形である
ことができる。ＮチヤンネルおよびＰチヤンネル
の両トランジスタが小形であると、電流消耗が少
なくなるという利点が追加される。 ビツト・ラインＢ１およびＢ２は、図示されて
いない列選択トランジスタによつてデータＩ／Ｏ
回路に結合されている。選択された列では、ビツ
ト・ラインは時間ｔ３でレール・ツー・レールで
駆動されるので、データ・ビツトはチツプから出
力するためにデータＩ／Ｏ回路に結合される。 感知増幅器に貢献に対して隔離された、Vddお
よびVssラインのチツプに出入する電流は高密度
DRAMでは重大である。ｔ２以前は感知増幅器
には電流がなく、ｔ２で始まる若干の電流は０側
が放電し始めるにつれてVssに流れるが、トラン
ジスタＮ１の抵抗は大である。ｔ３では、０側の
ビツト・ラインがさらに放電されるにつれて電流
パルスはより大きくなり、そのとき１側が充電さ
れるにつれてVddパルスが現われるが、全電流は
より長い時間にわたり広げられるので、ピーク電
流はより小さくなる。もちろん、が降下す
るとき、が降下するとき、およびがハ
イになる（予充電が始まる）とき、他の電流ピー
クが存在すると思われる。 第１４図から、第１２図の実施例によるＮチヤ
ンネル感知用として第１２図の特徴を用いて作ら
れた第３図〜第５図のデバイスの感知増幅器２６
の１つが詳しく示されている。この図には、この
感知増幅器用の２本のビツト・ライン３３および
これらのビツト・ラインに垂直な512本の行ライ
３４の内の４体も示されている。感知増幅器は、
Ｎチヤンネル・ドライバ・トランジスタＮ１およ
びＮ２ならびにＰチヤンネル・プルアツプ・トラ
ンジスタＰ１およびＰ２を持つ第１２図のような
CMOS交さ結合フリツプ・フロツプを使用して
いる。感知結節点１および２は、隔離トランジス
タＴ１およ２のソース・ドレイン通路を経て、ビ
ツト・ライン３３に接続される。このフリツプ・
フロツプの接地側の結節点Ngは、ゲートに感知
クロツクＳ１およびＳ２を有する２個のＮチヤン
ネル・トランジスタＮ３とＮ４を経て接地され
る。ゲートにＳ１を持つトランジスタＮ３は他の
トランジスタＮ４よりもはるかに小さく、クロツ
クＳ１がまず生じるので、最初のＮチヤンネル感
知は低利得状態であり、Ｎチヤンネル・トランジ
スタＮ１およびＮ２によつて行われる。Vdd側の
結節点Nhは、ゲートに感知クロツク２を有す
るＰチヤンネル・トランジスタＰ３を経て電源に
結合される。感知クロツク２はＳ２の補数であ
るので、Ｐチヤンネル・トランジスタＰ３はクロ
ツクＳ２が活性化された後はじめて作動し始め
る。トランジスタのサイズ決定は前述の通りであ
る。２間隔感知動作があり、まずＳ１（比較的低
電流レベル）、次にＳ２と２である。トランジ
スタＮ３とＮ４およびトランジスタＰ３は、２つ
のブロツク１０ａと１０ｂにある他の感知増幅器
２６のすべて、すなわち1024個の感知増幅器によ
つて共有されている。結節点NgおよびNhは、Ｅ
がハイであるときトランジスタ８３によつて約1/
２Vddまで予充電される。 ビツト・ライン３３は予充電されて、ゲートに
等化クロツク電圧Ｅを持つ３個のトランジスタ８
４を経て等化される。これらのトランジスタ８４
の内の２個はそれぞれのソースが基準電圧Vref
に接続されている。この基準電圧の値は約1/2
Vddであるので、ビツト・ラインをすべて予充電
するためのチツプ電源Vddからの正味電荷はほと
んどまたは全く不要である。すなわち、各感知増
幅器用のライン３３の片方はハイであり他方はロ
ーであると思われるので、片方が他方を充電し、
Vrefは起こるかもしれないどんな差でも供給す
るに過ぎない。クロツクＥは、がハイにな
るとき、活性サイクルが終つてから制御回路３１
に発生される。 第６図の各メモリ・セルは、第１図と全く同じ
ようにコンデンサCsおよびアクセス・トランジ
スタNsによつて構成され、１行にある512個のア
クセス・トランジスタNsのすべてのゲートは行
ライン３４に接続されている。ブロツクにある
512本の中の唯一の行ライン３４は任意な１つの
時間でターン・オンされるので、唯一のメモリ・
セル・コンデンサCsは与えられた感知増幅器２
６用のビツト・ライン３３に接続される。行デコ
ーダ１１ａまたは１１ｂはセグメント選択電圧
SSによつて16本のライン８９の適当な１つを選
択し、同時にこのデコーダはライン１４からの同
じ９アドレス・ビツトのあるビツトに基づいて
512中の１の行ライン３４を選択する。 ダミー行３２では、１対のダミー・セルが各対
のビツト・ライン３３用に具備されている。行ア
ドレスの１ビツトは行デコーダに用いられて、ダ
ミー・セル行３２のこれらのライン９２の１つま
たは他を選択する。 第１５図から、メモリ・デバイスの作動順序は
単一ビツト・リード動作について説明される。前
述の通り電圧が０まで降下すると、活性サ
イクルが始まる。この例はリード・サイクルであ
るので、この時点でＲ／入力電圧は＋5Vであ
る。これより前の時間は予充電サイクルであり、
その間は等化電圧Ｅがハイであるので、ビツト・
ライン３３のすべておよび結節点NgとNhは約1/
２Vddすなわち＋2.5Vと思われるVerf電圧まで予
充電される。ライン８９のすべてに現われるセグ
メント選択信号SSはハイであるので、セグメン
ト８７のすべてもVerf電圧まで予充電される。
RASの降下によつて、等化電圧Ｅは降下し、ビ
ツト・ライン３３の対を相互にかつVerfから隔
離する。次にセグメント選択信号SSが降下する
と、セグメント８７のすべてはビツト・ライン３
３から隔離される。行デコーダ１１ａ，１１ｂが
行アドレスに応答する時間を持つと同時に、時間
ｔ１でXwおよびXdum電圧は選択された512中の
１の行ライン３４および選択された２中の１のダ
ミー・ライン９２で上昇し始め、同じ時間ｔでラ
イン８９の１つに現われるセグメント選択信号
SSは上昇される。これらのアドレス電圧Xwは、
XdumおよびSSはむしろゆつくりと上昇され、
後で、Vddレベルに達して少したつてから、SS
およびXwはVdd以上にブーストされて、アクセ
ス・トランジスタNsおよび８８の両端のVt降下
をなくす。ダミー・セルの機能は最初の感知の間
に完了し、またダミー・コンデンサは予充電され
るようにビツト・ラインから減結合されるので、
Xdum電圧は降下する。時間ｔ１で、感知増幅器
２６はＳ１電圧がハイになることによつてまず作
動され（ロー・レベルで）、Ｎチヤンネル・トラ
ンジスタＮ３をターン・オンさせる。これは蓄積
セルおよびダミー・セルの差電圧に起因する分離
以上にビツト・ライン３３を分離し始める。しか
し、トランジスタＮ１またはＮ２を経て電源Vss
に大きな電流が流れる前に、Ｔ電圧が降下して、
ビツト・ライン３３を感知結節点１および２から
隔離する。Ｔ電圧が降下してから、感知電圧Ｓ２
はｔ３で上昇されるので、大形トランジスタＮ４
は導通し始める。また２は降下するので、Ｐチ
ヤンネル・プルアツプ・トランジスタＰ３は導通
し始める。Ｓ２が上昇しかつ２が降下してか
ら、Ｔ電圧は時間ｔ４でVddまで上昇される。隔
離トランジスタＴ１およびＴ２がターン・オンに
戻されてから、ビツト・ラインは、レール・ツ
ー・レール状態にされる。１つのビツト・ライン
３３はハイでありかつ他のビツト・ライン３３は
０である。感知増幅選択電圧SAS１またはSAS
２（アドレス・ビツト２７により選択される）は
ターン・オンされて、多重装置４２を用いて第５
図のライン３７を介し感知増幅器の１つをバツフ
ア２４に接続する。この直後に、列デコーダから
のＹ選択出力は有効となるので、選択されたデー
タ・ビツトはライン１６で有効となり、その後間
もなく、データ・ビツトは出力ピン１９で有効と
なる。 （効果） 本発明に依れば感知増幅器の動作中における電
力消費を節約し、電力効率を向上することが可能
となる。 以上の説明に関連してさらに以下の項を開示す
る。 (1) １対のビツト・ライン、および前記各ビツ
ト・ラインに接続される複数個のメモリ・セル
と、 接地結節点および電圧源結節点を持ち、かつ
１対の感知結節点を持つ交さ結合ラツチ回路
と、 第１トランジスタ装置を含む接地装置および
第２トランジスタ装置を含む電圧源装置であ
り、各トランジスタ装置は少なくとも１つのソ
ース・ドレイン通路ならびに１つのゲートを備
え、第１トランジスタ装置のソース・ドレイン
通路は前記接地結節点と接地装置との間に接続
され、第２のトランジスタ装置のソース・ドレ
イン通路は前記電圧源結節点と電圧源装置との
間に接続される、前記接地装置および電圧源装
置と、 感知結節点の前記対をビツト・ラインの前記
対に結合する装置と、 前記メモリ・セルが作動されてから作動サイ
クルの第１時間で前記第１および第２トランジ
スタ装置の前記ゲートを選択作動させ、次に前
記作動サイクルの前記第１時間の後の第２時間
で前記トランジスタ装置の前記ゲートの選択さ
れたゲートを作動させる制御装置と、 を有することを特徴とするメモリ・デバイス用
の感知増幅回路。 (2) 前記第１トランジスタ装置は１対のＮチヤン
ネル・トランジスタであり、また前記第２トラ
ンジスタ装置はＰチヤンネル・トランジスタで
あることを特徴とする第１項記載による感知増
幅回路。 (3) 前記ラツチ回路は第２対のＮチヤンネル・ド
ライバ・トランジスタと第２対のＰチヤンネ
ル・トランジスタとを持つCMOSラツチであ
ることを特徴とする第２項記載による感知増幅
回路。 (4) 前記制御装置は前記メモリ・デバイスに加え
られるアドレス次第で前記第１時間後の前記第
２時間で前記トランジスタ装置の前記ゲートの
前記選択されたゲートを作動させる、ことを特
徴とする第３項記載による感知増幅回路。 (5) 前記メモリ・セルはワン・トランジスタ・ダ
イナミツクMOSリード／ライト・メモリ・セ
ルであることを特徴とする第４項記載による感
知増幅回路。 (6) アドレスに基づきセルを選択する行ラインを
持ち、かつ行ラインに垂直でセルに接続される
ビツト・ラインを持つ、半導体メモリ・アレイ
用の感知増幅回路であつて、 差入力を持つとともに第１および第２電源結
節点を持つ双安定ラツチ回路であり、各差入力
は現わる電圧を感知するために前記ビツト・ラ
インの１つに結合される、前記双安定ラツチ回
路と、 ゲートを持ち、かつ前記第１電源結節点と電
源の１つの端子との間に並列に接続されたソー
ス・ドレイン通路を持つ第１および第２トラン
ジスタであり、前記第１トランジスタは高抵抗
でありかつそのゲートが第１クロツク電圧に接
続され、前記第２トランジスタは低抵抗であり
かつそのゲートが第２クロツク電圧に接続され
る、前記第１および第２トランジスタと、 ゲートを持ち、かつ前記第２電源結節点と前
記電源の他の端子との間に接続されたソース・
ドレイン通路を持つ第３トランジスタであり、
高抵抗を有するとともにそのゲートが第３クラ
ツク電圧に接続される前記第３トランジスタ
と、 前記第１クロツク電圧を作動サイクルの与え
られた時間に前記第１トランジスタのゲートに
加え、またその後、かかる作動サイクルの後段
で前記第３クロツク電圧を前記第３トランジス
タのゲートに加えるクロツク装置と、 を有することを特徴とする前記感知増幅回路。 (7) 前記与えられた時間後の前記作動サイクルの
ある時間に前記第２クロツク電圧を前記第２ト
ランジスタのゲートに選択的に加えるために前
記アドレスに応動する制御装置を含むことを特
徴とする第６項記載による感知増幅回路。 (8) 前記第１および第２トランジスタはＮチヤン
ネルであり、また前記第３トランジスタはＰチ
ヤンネルであることを特徴とする第６項記載に
よる感知増幅回路。 (9) 電源の前記第１端子は接地され、かつ前記第
２端子は正電圧であることを特徴とする第８項
記載による感知増幅回路。 (10) 前記双安定ラツチは１対の交さ結合Ｎチヤン
ネル・トランジスタと１対の交さ結合Ｐチヤン
ネル・トランジスタとを有することを特徴とす
る第６項記載による感知増幅回路。 (11) 前記対の交さ結合Ｐチヤンネル・トランジス
タは前記差入力を前記第２電源結節点に別々に
接続するソース・ドレイン通路を持つ、ことを
特徴とする第１０項記載による感知増幅回路。 (12) 前記第１および第３クロツク電圧のみを加え
ると低速感知動作が作られ、また前記第１、第
２および第３クロツク電圧を加えると高速感知
動作が作られる、ことを特徴とする第１１項記
載による感知増幅回路。 (13) 前記セルはダイナミツク・リード／ライ
ト・メモリ・セルであることを特徴とする第１
２項記載による感知増幅回路。 (14) アドレスに基づき１群内のセルを選択する
行ラインを含むとともに、行ラインに垂直でか
つセルに接続されるビツト・ラインを含む仕切
られたメモリ・セルの行と列のアレイを持つ半
導体メモリ・デバイスであつて、 (a) 各感知増幅器が差入力を持つとともに正電
源結節点と接地結節点を持つ双安定ラツチ回
路を含み、各差入力が現われる電圧を感知す
るために前記ビツト・ラインの１つに結合さ
れる、複数個の感知増幅器と、 (b) ゲートを持ち、かつ前記接地結節点と電源
の接地端子との間に並列に接続されるソー
ス・ドレイン通路を持つ第１および第2Nチ
ヤンネル・トランジスタであり、前記第１ト
ランジスタは高抵抗でありかつそのゲートが
第１クロツク電圧に接続され、前記第２トラ
ンジスタは低抵抗でありかつゲートが第２ク
ロツク電圧に接続される、前記第１および第
2Nチヤンネル・トランジスタと、 (c) ゲートを持ち、かつ前記正電源結節点と前
記電源の正電圧端子との間に接続されたソー
ス・ドレイン通路を持つ第３トランジスタで
あり、高抵抗であるとともにそのゲートが第
３クロツク電圧に接続される前記第３トラン
ジスタ、 (d) 作動サイクルの与えられた時間に前記第１
クロツク電圧を前記第１トランジスタのゲー
トに加え、その後のかかる作動サイクルの後
段で前記第３クロツク電圧を前記第３トラン
ジスタのゲートに加えるクロツク装置と、前
記群の選択された１群にある感知増幅器につ
いて前記与えられた時間後の前記作動サイク
ルのある時間に前記第２クロツク電圧を前記
第２トランジスタのゲートに選択的に加える
ために前記アドレスに応動する制御装置であ
り、前記第２クロツク電圧は残りの群にある
感知増幅器の第２トランジスタには加えられ
ない前記制御装置と、 を有することを特徴とする前記メモリ・デバ
イス。 (15) 前記メモリ・セルはダイナミツク・ワン・
トランジスタ・メモリ・セルであることを特徴
とする第１４項記載によるデバイス。 (16) 前記作動サイクルは前記デバイスに加えら
れるアドレス・ストローブ信号によつて定めら
れることを特徴とする第１５項記載によるデバ
イス。 (17) １対のビツト・ライン、および前記各ビツ
ト・ラインに接続される複数個のメモリ・セル
と、 第１のトランジスタおよび第２対のトランジ
スタを含む交さ結合フリツプ・フロツプ回路で
あり、各トランジスタはソース・ドレイン通路
およびゲートを備え、第１対のトランジスタの
ソース・ドレイン通路は１対の感知結節点と接
地装置との間に接続され、第２対のトランジス
タのソース・ドレイン通路は前記感知結節点と
電圧源装置との間に接続される、前記交さ結合
フリツプ・フロツプ回路と、 前記対の感知結節点を前記対のビツト・ライ
ンに別々に接続するソース・ドレイン通路を持
ち、かつ制御装置に接続されるゲートを持つ１
対の結合トランジスタと、 前記メモリ・セルが前記ビツト・ラインに結
合するように作動されるとき活性サイクルで結
合トランジスタの前記ゲートを作動させ、次に
前記接地装置が作動されるとき前記活性サイク
ルで前記ゲートを非作動状態にし、さらにその
後、結合トランジスタの前記ゲートを再び作動
させる前記制御装置と、 を有ることを特徴とするメモリ・デバイス用の
感知増幅回路。 (18) 前記第１対のトランジスタはＮチヤンネル
であり、また前記第２対のトランジスタはＰチ
ヤンネルであることを特徴とする第１７項記載
による感知増幅回路。 (19) 前記対の結合トランジスタはＮチヤンネル
であることを特徴とする第１８項記載による感
知増幅回路。 (20) 前記接地装置は結合装置のゲートが非作動
状態である時間中作動されるゲートを持つＮチ
ヤンネル・トランジスタを含むことを特徴とす
る第１９項記載による感知増幅回路。 (21) 前記電圧源装置は接地装置の前記ゲートが
作動されてから作動されるゲートを持つＰチヤ
ンネル・トランジスタを含むことを特徴とする
第２０項記載による感知増幅回路。 (22) 前記制御回路は前記メモリ・デバイスに加
えられるアドレス次第で、前記接地装置が作動
されてからの可変時間遅後に、前記結合トラン
ジスタのゲートを作動させることを特徴とする
第２１項記載による感知増幅回路。 (23) 前記メモリ・セルはワン・トランジスタ・
ダイナミツクMOSリード／ライト・メモリ・
セルであることを特徴とする第２２項による感
知増幅回路。 (24) 各セルが電荷を選択的に蓄え、各ブロツク
が１組の感知増幅器を持ち、各感知増幅器がセ
ル・ラインにある個々のセルに蓄えられた電荷
を選択的に増幅するようにそのブロツク内のメ
モリ・セルのラインに接続される、少なくとも
２個のブロツクのメモリ・セルと、各感知増幅
器とそのセル・ラインとの間の接続にあり、増
幅動作中に各感知増幅器をそのセル・ラインか
ら一時切り離し、次に感知増幅器をそれぞれの
ラインに接続し直すスイツチ装置であり、他の
セル・ブロツクにおいて再接続する前に選択さ
れたセルを含むセル・ブロツクにおいて再接続
を作る選択可能な時間制御器を含む前記スイツ
チ装置と、の組合せを有することを特徴とする
半導体メモリ。 (25) 感知増幅器は電源接続を備え、またクロツ
ク回路はスイツチ装置がセル・ラインを切り離
す前にその電源接続を開き、次にセル・ライン
がまだ切り離されている間に電源接続を閉じ、
続いてセル・ラインを再接続させように接続さ
れている、ことを特徴とする第２４項記載の組
合せを有する半導体メモリ。 (26) 異なるタイミング・パルスのサイクルを供
給するように接続されたクロツク発生器があ
り、かかる１個のパルスはすべてのメモリ・ブ
ロツクにおいてセル・ラインの切離しを開始す
るように時間調整され、また１組の後のパルス
はおのおの異なるセル・ブロツクに対するもの
であり、前記組開始は指定されたセルを持つブ
ロツクのセル・ライン再接続をまず開始させ、
次に残りのブロツクのセル・ライン再接続を開
始させるセル指定信号に応動する、ことを特徴
とする第２４項記載の組合せを有する半導体メ
モリ。 (27) メモリがメモリ・セルのブロツクを３個以
上有し、また選択可能な時間制御器が異なるブ
ロツクの感知増幅器をそれぞれメモリ・セル・
ラインの組に別々に再接続し、かつ異なる時間
に各ブロツクの再接続を作るように構成されて
いる、ことを特徴とする第２４項記載の組合せ
を有する半導体メモリ。 (28) メモリは与えられた供給電圧の電圧によつ
て作動するように構成されるが、スイツチ装置
は前記与えられた供給電圧より高いスイツチン
グ電圧でそのスイツチングを行うように構成さ
れている、ことを特徴とする第２４項記載の組
合せを有する半導体メモリ。 (29) 各セルが電荷を選択的に蓄え、また各ライ
ンがトランジスタ・スイツチ装置を経て別々の
感知増幅器に接続されてそのセル・ラインにあ
る個々のセルに蓄えられた電荷を選択的に増幅
する、メモリ・セルのラインを有する半導体メ
モリにおいて、スイツチ装置は増幅動作の間セ
ルのそのラインから各感知増幅器を一時切り離
すように構成され、さらにブースト電圧で作動
するように構成されている、ことを特徴とする
前記半導体メモリ。 (30) １対のビツト・ライン、および前記各ビツ
ト・ラインに接続される複数個のメモリ・セル
と、 第１対のＮチヤンネル・トランジスタおよび
第２対のＰチヤンネル・トランジスタを含み、
各トランジスタはソース・ドレイン通路および
ゲートを含む交さ結合ラツチ回路であり、各ト
ランジスタはソース・ドレイン通路およびゲー
トを備え、第１対のＮチヤンネル・トランジス
タのソース・ドレイン通路は１対の感知結節点
と接地装置との間に接続され、第２対のＰチヤ
ンネル・トランジスタのソース・ドレイン通路
は前記感知結節点と電源装置との間に接続され
る、前記交さ結合ラツチ回路と、 第３対のＮチヤンネル・トランジスタを含む
前記接地装置であり、前記各トランジスタはソ
ース・ドレイン通路およびゲートを備え、前記
電圧源装置は第2Pチヤンネル・トランジスタ
を含む、前記接地装置と、 前記対の感知結節点を前記対のビツト・ライ
ンに別々に接続する結合装置と、 前記メモリ・セルが前記ビツト・ラインに結
合するように作動されるとき活性サイクルの第
１時間で第３対のトランジスタのうちの１個の
前記ゲートを作動させ、次に前記接地装置が作
動されるとき第２時間で前記第３対のうちの他
の前記ゲートを作動させ、さらに前記作動サイ
クルの前記第１時間の後で、前記第２のＰチヤ
ンネル・トランジスタのゲートを作動させる制
御装置と、 を有することを特徴とするメモリ・デバイス用
の感知増幅回路。 (31) 前記第３対のＮチヤンネル・トランジスタ
のうちの１個が前記第３対の他よりもはるかに
小さいことを特徴とする第３０項記載による感
知増幅回路。 (32) 前記結合装置は１対のＮチヤンネル結合ト
ランジスタを含むことを特徴とする第３１項記
載による感知増幅回路。 (33) 前記第３対のＮチヤンネル・トランジスタ
を含む前記接地装置は接地結節点と電圧源の
Vss端子との間に接続されることを特徴とする
第３２項記載による感知増幅回路。 (34) 前記電圧源装置は正電圧源端子に接続され
るＰチヤンネル・トランジスタを含むことを特
徴とする第３３項記載による感知増幅回路。 (35) 前記制御装置は前記第３対のＮチヤンネ
ル・トランジスタおよび前記第３のＰチヤンネ
ル・トランジスタのゲートを作動させることを
特徴とする第３４項記載による感知増幅回路。 (36) 前記メモリ・セルはワン・トランジスタ・
ダイナミツクMOSリード／ライト・メモリ・
セルであることを特徴とする第３５項記載によ
る感知増幅回路。 (37) アドレスに基づきセルを選択する行ライン
を持つとともに行ラインに垂直でかつセルに接
続されるビツト・ラインを持つ半導体メモリ・
アレイ用のCMOS感知増幅回路であつて、 差入力を持つとともに第１および第２電源結
節点を持つCMOS双安定ラツチ回路の各差入
力は前記ビツト・ラインのうちの１つに結合さ
れてそこに現われる電圧を感知する前記双安定
ラツチ回路であり、双安定ラツチ回路は整合さ
れた１対の交さ結合Ｎチヤンネル・ドライバ・
トランジスタを含み、各ドライバ・トランジス
タは前記第１電源結節点と差入力のうちの１つ
との間に接続されたソース・ドレイン通路を持
ち、また双安定ラツチ回路は１対の交さ結合Ｐ
チヤンネル・トランジスタを含み、前記各Ｐチ
ヤンネル・トランジスタは前記第２電源結節点
と差入力のうちの１つとの間に接続されたソー
ス・ドレイン通路を持つ、前記CMOS双安定
ラツチ回路と、 ゲートを持つとともに、前記第１電源結節点
と電源の基準端子との間に並列に接続されたソ
ース・ドレイン通路を持つ第１および第2Nチ
ヤンネル・トランジスタであり、前記第１トラ
ンジスタは高抵抗でありかつそのゲートが第１
クロツク電圧に接続され、また前記第２トラン
ジスタは低抵抗でありかつそのゲートが第２ク
ロツク電圧に接続されている、前記第１および
第2Nチヤンネル・トランジスタと、 ゲートを持つとともに、前記第２電源結節点
と前記電源の正端子との間に接続されたソー
ス・ドレイン通路を持つ第3Pチヤンネル・ト
ランジスタであり、高抵抗であるとともにその
ゲートが前記第２クロツク電圧の補数に接続さ
れている、前記第3Pチヤンネル・トランジス
タと、 前記第１クロツク電圧を作動サイクルの与え
られた時間に前記第１トランジスタに加え、ま
たその後かかる作動サイクルの後段で、前記第
２クロツク電圧を前記第２トランジスタのゲー
トに加えかつ前記第２クロツク電圧の補数を前
記第３トランジスタに加えるクロツク装置と、
を有することを特徴とする前記CMOS感知増
幅回路。 (38) 前記対の交さ結合Ｐチヤンネル・トランジ
スタは前記差入力を前記第２電源結節点に別々
に接続するソース・ドレイン通路を備えている
ことを特徴とする第３７項記載による感知増幅
回路。 (39) 前記第１および第３クロツク電圧のみを加
えると低速感知動作を作り、また前記第１、第
２および第３クロツク電圧を加えると高速感知
動作を作る、ことを特徴とする第３８項記載に
よる感知増幅回路。 (40) 前記セルはワン・トランジスタ・ダイナミ
ツク・メモリ・セルであることを特徴とする第
３９項記載による感知増幅回路。 (41) アドレスに基づきセルを選択する行ライン
を含むとともに、行ラインに垂直でかつセルに
接続されるビツト・ラインを含む、メモリ・セ
ルの行および列のアレイを有する半導体メモ
リ・デバイスであつて、 (a) 各感知増幅器が差入力を供給する１対の感
知結節点を持ちかつ正結節点と接地結節点と
を持つ双安定CMOSラツチ回路を含む複数
個の感知増幅器であり、各差入力は前記ビツ
ト・ラインのうちの１つに結合されてそこに
現われる電圧を感知し、前記双安定ラツチ回
路は前記感知結節点を前記接地結節点に別々
に接続するソース・ドレイン通路を持つ１対
のＮチヤンネル・トランジスタを含むととも
に、前記感知結節点を前記電源結節点に別々
に接続するソース・ドレイン通路を持つ１対
のＰチヤンネル・トランジスタを含む、前記
複数個の感知増幅器と、 (b) ゲートを備えるとともに、前記接地結節点
と電源の接地端子との間に並列に別別に接続
されるソース・ドレイン通路を持つ第１およ
び第2Nチヤンネル・トランジスタであり、
前記第1Nチヤンネル・トランジスタは高抵
抗でありかつそのゲートが第１クロツク電圧
に接続され、前記第2Nチヤンネル・トラン
ジスタは低抵抗でありかつそのゲートが第２
クロツク電圧に接続される、前記第１および
第2Nチヤンネル・トランジスタと、 (c) ゲートを備えるとともに、前記正電源結節
点と前記電源の正電圧端子との間に接続され
るソース・ドレイン通路を持つ第3Pチヤン
ネル・トランジスタであり、高抵抗でありか
つそのゲートが第３クロツク電圧に接続され
る前記第3Pチヤンネル・トランジスタと、 (d) 作動サイクルの与えられた時間に前記第１
クロツク電圧を前記第１トランジスタのゲー
トに加え、その後かかる作動サイクルの後段
で前記第２クロツクおよび前記第３クロツク
電圧を前記第２および第３トランジスタのゲ
ートに加えるクロツク装置と、 を有することを特徴とする前記半導体メモ
リ・デバイス。 (42) 前記第３クロツク電圧は前記第２クロツク
電圧の補数であることを特徴とする第４１項記
載によるデバイス。 (43) 前記メモリ・セルはワン・トランジスタ・
ダイナミツク・メモリ・セルであることを特徴
とする第４１項記載によるデバイス。 (44) 前記感知結節点を前記ビツト・ラインに
別々に接続する１対の結合トランジスタを含む
ことを特徴とする第４１項記載によるデバイ
ス。 (45) 前記第3Pチヤンネル・トランジスタの利得
が前記第2Nチヤンネル・トランジスタの利得
よりも小であることを特徴とする第４１項記載
によるデバイス。

【図面の簡単な説明】

第１図は本発明の１つの実施例による感知増幅
回路の電気接続図、第２図は第１図の回路にある
いろいろな結節点の電圧対時間の関係を示すタイ
ミング図、第３図は本発明の感知増幅回路を使用
することができる１メガビツト・サイズのダイナ
ミツク・メモリ・デバイスのブロツク形式の電気
線図、第３ａ図は単一ビツトのリード（ライト）
での，の状態を示すタイミング図、第
４図は第３図のメモリ・デバイスの一部のブロツ
ク形式の電気線図、第５図は第４図の回路の一部
のブロツク形式の電気線図、第６図は第３図〜第
５図の感知増幅器およびセル・アレイの接続形式
の電気線図、第７図は第３図〜第６図の回路にあ
るいろいろな結節点の電圧対時間の関係を示すタ
イミング図、第８図は本発明のもう１つの実施例
による感知増幅回路の電気接続図、第９図は第８
図の回路にあるいろいろな結節点の電圧対時間の
関係を示すタイミング図、第１０図は第３図〜第
５図のデバイスに使用される感知増幅器およびセ
ル・アレイの接続形式の電気線図、第１１図は第
３図〜第５図および第１０図の回路にあるいろい
ろな結節点の電圧対時間の関係を示すタイミング
図、第１２図は本発明のもう１つの実施例による
感知増幅回路の電気接続図、第１３図は第１２図
の回路にあるいろいろな結節点の電圧対時間の関
係を示すタイミング図、第１４図は第３図〜第５
図のデバイスに使用された本実施例の感知増幅器
およびセル・アレイの接続形式の電気線図、第１
５図は第３図〜第５図および第１４図の回路にあ
るいろいろな結節点の電圧対時間の関係を示すタ
イミング図である。 符号の説明：Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，
Ｐ２，Ｐ３，Ｐ４……トランジスタ；Ｂ１，Ｂ２
……ビツト・ライン；１，２……結節点；１０
ａ，１０ｂ，１０ｃ，１０ｄ……メモリ・セル・
アレイ；１１ａ，１１ｂ……デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体メモリデバイスの感知増幅器であつ
   て、メモリ・セルアドレス指定ラインと、 前記ラインのうちの少くとも１つのライン上の
   電圧を感知する感知増幅器と、 前記感知増幅器に接続され、並列接続された第
   １及び第２の抵抗路を持つ電源リターン回路と、 を有し、前記第１抵抗路の抵抗は前記第２抵抗路
   の抵抗より小さく、前記第２の抵抗路は前記ライ
   ンがリフレツシユされているとき選ばれ、少くと
   も前記第１の抵抗路は前記ラインがアドレスされ
   ているとき選ばれることを特徴とする、半導体メ
   モリデバイスの感知増幅器。 ２ 特許請求の範囲第１項記載の感知増幅器にお
   いて、前記第１及び第２の抵抗路は少くとも２つ
   のトランジスタを備え、１つのトランジスタは他
   のトランジスタより大きなサイズを持つことを特
   徴とする、半導体メモリデバイスの感知増幅器。