JPH0150039B2 - - Google Patents
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- JPH0150039B2 JPH0150039B2 JP56078155A JP7815581A JPH0150039B2 JP H0150039 B2 JPH0150039 B2 JP H0150039B2 JP 56078155 A JP56078155 A JP 56078155A JP 7815581 A JP7815581 A JP 7815581A JP H0150039 B2 JPH0150039 B2 JP H0150039B2
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- JP
- Japan
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- refresh
- main
- signal
- main memory
- section
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、複数の主記憶装置に同時に書込み読
出し可能なデータ処理システムのシステム制御装
置に関し、特に、主記憶装置がリフレツシユを必
要とする記憶装置である場合のリフレツシユ同期
制御に関する。
出し可能なデータ処理システムのシステム制御装
置に関し、特に、主記憶装置がリフレツシユを必
要とする記憶装置である場合のリフレツシユ同期
制御に関する。
データ処理システムにおいて、主記憶装置に記
憶される情報は、システム全体を管理するオペレ
ーシヨンシステム（OS）部と、通常のプログラ
ム部とに大別される。主記憶装置にハード上の障
害が発生した場合、障害発生部分が後者のプログ
ラム部の格納領域であれば、プログラムエラー
（内容はマシン障害）としてそのプログラムを終
了させ、障害部分をシステムリソースから切離
し、更にそのプログラムを他の記憶領域を使つて
リトライすることによりシステム動作を継続する
ことは容易である。しかし、その障害部分が前者
のOS部である場合は、システムダウンは避けら
れず、特に高信頼度が要求されるオンラインシス
テム等においては重大な影響をおよぼす。
憶される情報は、システム全体を管理するオペレ
ーシヨンシステム（OS）部と、通常のプログラ
ム部とに大別される。主記憶装置にハード上の障
害が発生した場合、障害発生部分が後者のプログ
ラム部の格納領域であれば、プログラムエラー
（内容はマシン障害）としてそのプログラムを終
了させ、障害部分をシステムリソースから切離
し、更にそのプログラムを他の記憶領域を使つて
リトライすることによりシステム動作を継続する
ことは容易である。しかし、その障害部分が前者
のOS部である場合は、システムダウンは避けら
れず、特に高信頼度が要求されるオンラインシス
テム等においては重大な影響をおよぼす。
その対策として、デユプレツクスシステム等が
実現されているが、動作の完全な継続性を実現す
ることは不可能である。また、主記憶装置を二重
化して、２度書込み、２度読出しする方式も考え
られているが、システム性能の低下は避けられ
ず、また障害処理も複雑である。さらに、複数の
主記憶装置へ同時書込み、同時読出しする方式も
考えられているが、主記憶装置がリフレツシユ動
作を必要とする場合は、リフレツシユ制御の同期
合わせが困難であり、リフレツシユ制御に問題が
ある。
実現されているが、動作の完全な継続性を実現す
ることは不可能である。また、主記憶装置を二重
化して、２度書込み、２度読出しする方式も考え
られているが、システム性能の低下は避けられ
ず、また障害処理も複雑である。さらに、複数の
主記憶装置へ同時書込み、同時読出しする方式も
考えられているが、主記憶装置がリフレツシユ動
作を必要とする場合は、リフレツシユ制御の同期
合わせが困難であり、リフレツシユ制御に問題が
ある。
本発明の目的は、上述のような従来の欠点を解
決し、複数の主記憶装置の同時読出し、同時書込
みが可能で、さらに、主記憶装置のリフレツシユ
制御を同期化したシステム制御装置を提供するこ
とにある。
決し、複数の主記憶装置の同時読出し、同時書込
みが可能で、さらに、主記憶装置のリフレツシユ
制御を同期化したシステム制御装置を提供するこ
とにある。
本発明の制御装置は、リフレツシユ動作が必要
な複数の主記憶装置に対して同時に同一情報の読
出し書込み制御可能なシステム制御装置におい
て、前記複数の各主記憶装置の有効無効状態、マ
スター／スレーブ状態および二重化制御状態等の
システム制御装置の状態を記憶する状態記憶部
と、前記各主記憶装置からのリフレツシユ要求を
受付け有効な主記憶装置からの要求を出力させる
受付部と、該受付部の出力信号と前記状態記憶部
からの状態信号によりリフレツシユ動作内容を決
定するリフレツシユ制御部と、前記複数の主記憶
部へ同期化された主記憶アクセス信号を出力する
主記憶アクセス部とを備えて、前記リフレツシユ
制御部の決定したリフレツシユ動作を前記複数の
主記憶装置に対して同期化制御することを特徴と
する。
な複数の主記憶装置に対して同時に同一情報の読
出し書込み制御可能なシステム制御装置におい
て、前記複数の各主記憶装置の有効無効状態、マ
スター／スレーブ状態および二重化制御状態等の
システム制御装置の状態を記憶する状態記憶部
と、前記各主記憶装置からのリフレツシユ要求を
受付け有効な主記憶装置からの要求を出力させる
受付部と、該受付部の出力信号と前記状態記憶部
からの状態信号によりリフレツシユ動作内容を決
定するリフレツシユ制御部と、前記複数の主記憶
部へ同期化された主記憶アクセス信号を出力する
主記憶アクセス部とを備えて、前記リフレツシユ
制御部の決定したリフレツシユ動作を前記複数の
主記憶装置に対して同期化制御することを特徴と
する。
次に、本発明について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、複数の主記憶部１および２に
は共通のタイマ信号１８が入力され、各記憶装置
内でダイナミツクRAMのリフレツシユ周期の作
成に使用される。主記憶装置１および２からは例
えば2msに１回リフレツシユ要求４，４′が出力
される。また、主記憶装置１および２は、同時に
初期設定され、さらに同期化された主記憶アクセ
ス信号５，５′によつて同時に読出し書込み動作
が可能である。主記憶装置１および２が、それぞ
れ有効であるか無効であるか、また、いずれをマ
スターとしていずれをスレーブとするか、二重化
制御を行なうかどうか等の情報は、状態記憶部７
に記憶される。状態記憶部７は、主記憶部１，２
の有効無効情報に応じて制御信号１０，１０′を
出力して受付部６，６′を制御する。受付部６，
６′は、それぞれ主記憶部４，４′からのリフレツ
シユ要求信号４，４′を受付け対応する主記憶装
置が有効のときはそれぞれ受付許可信号９，９′
を出力する。リフレツシユ制御部８は、前記状態
記憶部７から与えられた二重化制御状態かどうか
を示す制御信号１１およびマスター／スレーブを
示す制御信号１１′によつてリフレツシユ動作の
内容を決定する。すなわち、主記憶装置１，２に
同時にリフレツシユさせるか、または、いずれか
一方のみをリフレツシユさせるか等を決定する回
路であつて、例えば、第２図に示すように構成さ
れている。すなわち、アンド回路AND1には制御
信号１１，１１′および受付許可信号９を入力さ
せ、アンド回路AND2には、制御信号１１、受付
許可信号９′および制御信号１１′の否定信号が入
力されている。従つて、二重化状態であつて、主
記憶装置１がマスターのときは、受付許可信号９
によつてアンド回路AND1の出力が“１”とな
り、主記憶装置２がマスターのときは、受付許可
信号９′によつてアンド回路AND2の出力が“１”
となる。この結果、二重化状態のときは、いずれ
かマスターの主記憶装置に対応する受付許可信号
９又は９′によつてオア回路OR1の主力信号、す
なわち、二重化有効信号１２が“１”になる。同
時に、オア回路OR2およびOR3を介して出力信号
１３および１３′が共に“１”になる。二重化状
態でないときは、二重化有効信号１２は“０”で
あり、出力信号１３，１３′はそれぞれ信号９，
９′に対応して出力される。すなわち、二重化有
効信号１２が“１”のときは、後述するように主
記憶装置１，２は同時にリフレツシユ動作し、二
重化有効信号１２が“０”のときは、各別に、該
当する場合のみリフレツシユする。
である。すなわち、複数の主記憶部１および２に
は共通のタイマ信号１８が入力され、各記憶装置
内でダイナミツクRAMのリフレツシユ周期の作
成に使用される。主記憶装置１および２からは例
えば2msに１回リフレツシユ要求４，４′が出力
される。また、主記憶装置１および２は、同時に
初期設定され、さらに同期化された主記憶アクセ
ス信号５，５′によつて同時に読出し書込み動作
が可能である。主記憶装置１および２が、それぞ
れ有効であるか無効であるか、また、いずれをマ
スターとしていずれをスレーブとするか、二重化
制御を行なうかどうか等の情報は、状態記憶部７
に記憶される。状態記憶部７は、主記憶部１，２
の有効無効情報に応じて制御信号１０，１０′を
出力して受付部６，６′を制御する。受付部６，
６′は、それぞれ主記憶部４，４′からのリフレツ
シユ要求信号４，４′を受付け対応する主記憶装
置が有効のときはそれぞれ受付許可信号９，９′
を出力する。リフレツシユ制御部８は、前記状態
記憶部７から与えられた二重化制御状態かどうか
を示す制御信号１１およびマスター／スレーブを
示す制御信号１１′によつてリフレツシユ動作の
内容を決定する。すなわち、主記憶装置１，２に
同時にリフレツシユさせるか、または、いずれか
一方のみをリフレツシユさせるか等を決定する回
路であつて、例えば、第２図に示すように構成さ
れている。すなわち、アンド回路AND1には制御
信号１１，１１′および受付許可信号９を入力さ
せ、アンド回路AND2には、制御信号１１、受付
許可信号９′および制御信号１１′の否定信号が入
力されている。従つて、二重化状態であつて、主
記憶装置１がマスターのときは、受付許可信号９
によつてアンド回路AND1の出力が“１”とな
り、主記憶装置２がマスターのときは、受付許可
信号９′によつてアンド回路AND2の出力が“１”
となる。この結果、二重化状態のときは、いずれ
かマスターの主記憶装置に対応する受付許可信号
９又は９′によつてオア回路OR1の主力信号、す
なわち、二重化有効信号１２が“１”になる。同
時に、オア回路OR2およびOR3を介して出力信号
１３および１３′が共に“１”になる。二重化状
態でないときは、二重化有効信号１２は“０”で
あり、出力信号１３，１３′はそれぞれ信号９，
９′に対応して出力される。すなわち、二重化有
効信号１２が“１”のときは、後述するように主
記憶装置１，２は同時にリフレツシユ動作し、二
重化有効信号１２が“０”のときは、各別に、該
当する場合のみリフレツシユする。
優先制御部１５は、このシステム制御装置に接
続されている図示されない演算処理装置やデータ
転送装置からの主記憶アクセス要求信号１４およ
び前記リフレツシユ制御部８の出力信号１３，１
３′を入力させて、入力信号中から最優先の要求
を選択して主記憶アクセス部１７に必要な選択信
号を送り、かつ選択信号１９を送出して主記憶ア
クセス要求元装置番号を分配しデータパス部の切
替、主記憶バンク・ビジーの更新等に使用され
る。
続されている図示されない演算処理装置やデータ
転送装置からの主記憶アクセス要求信号１４およ
び前記リフレツシユ制御部８の出力信号１３，１
３′を入力させて、入力信号中から最優先の要求
を選択して主記憶アクセス部１７に必要な選択信
号を送り、かつ選択信号１９を送出して主記憶ア
クセス要求元装置番号を分配しデータパス部の切
替、主記憶バンク・ビジーの更新等に使用され
る。
主記憶アクセス部１７には、前記優先制御部１
５が前記出力信号１３または１３′を優先選択し
たときは、選択有効信号１６―ａおよび主記憶指
定信号１６―ｂまたは１６―ｃが入力される。ま
た、前記リフレツシユ制御部８から二重化有効信
号１２が入力されている。主記憶アクセス部１７
は、例えば第３図に示すように構成されていて、
二重化有効信号１２および選択有効信号１６―ａ
が入力したときは、アンド回路AND10の出力が
“１”となりオア回路OR10を通つてフリツプフロ
ツプFF1の入力を“１”にし、アンド回路
AND12、オア回路OR11を通してフリツプフロツ
プFF2の入力を“１”にする。フリツプフロツプ
FF1およびFF2は、共通のクロツクによつて主記
憶アクセス信号５，５′を同期出力し、かつ、図
示されないコマンド線によつてリフレツシユを指
示する。これによつて、主記憶装置１および２は
同期してリフレツシユ動作を行なう。二重化有効
信号１２が入力していない場合は、選択有効信号
１６―ａおよび主記憶指定信号１６―ｂによつて
アンド回路AND11の主力が“１”となり、オア
回路OR10を通してフリツプフロツプFF1の入力
を“１”にし、アクセス信号５が出力される。ま
た選択有効信号１６―ａおよび主記憶指定信号１
６―ｃによつては同様にフリツプフロツプFF2か
らアクセス信号５′が出力される。すなわち、指
定された主記憶装置のみがリフレツシユ動作す
る。また、演算処理装置等からの主記憶アクセス
要求に対しては、優先制御部１５から同様な（図
示されない）選択有効信号１６―a′、主記憶指定
信号１６―b′，１６―c′が入力され、二重化制御
信号１１と選択有効信号１６―a′のアンドによつ
て上記と同様にフリツプフロツプFF1およびFF2
から同期して主記憶アクセス信号が出力され、主
記憶装置１および２は同時に読出し又は書込み動
作し、二重化制御信号１１が“０”のときは、指
定された主記憶装置に対してのみアクセスされ
る。
５が前記出力信号１３または１３′を優先選択し
たときは、選択有効信号１６―ａおよび主記憶指
定信号１６―ｂまたは１６―ｃが入力される。ま
た、前記リフレツシユ制御部８から二重化有効信
号１２が入力されている。主記憶アクセス部１７
は、例えば第３図に示すように構成されていて、
二重化有効信号１２および選択有効信号１６―ａ
が入力したときは、アンド回路AND10の出力が
“１”となりオア回路OR10を通つてフリツプフロ
ツプFF1の入力を“１”にし、アンド回路
AND12、オア回路OR11を通してフリツプフロツ
プFF2の入力を“１”にする。フリツプフロツプ
FF1およびFF2は、共通のクロツクによつて主記
憶アクセス信号５，５′を同期出力し、かつ、図
示されないコマンド線によつてリフレツシユを指
示する。これによつて、主記憶装置１および２は
同期してリフレツシユ動作を行なう。二重化有効
信号１２が入力していない場合は、選択有効信号
１６―ａおよび主記憶指定信号１６―ｂによつて
アンド回路AND11の主力が“１”となり、オア
回路OR10を通してフリツプフロツプFF1の入力
を“１”にし、アクセス信号５が出力される。ま
た選択有効信号１６―ａおよび主記憶指定信号１
６―ｃによつては同様にフリツプフロツプFF2か
らアクセス信号５′が出力される。すなわち、指
定された主記憶装置のみがリフレツシユ動作す
る。また、演算処理装置等からの主記憶アクセス
要求に対しては、優先制御部１５から同様な（図
示されない）選択有効信号１６―a′、主記憶指定
信号１６―b′，１６―c′が入力され、二重化制御
信号１１と選択有効信号１６―a′のアンドによつ
て上記と同様にフリツプフロツプFF1およびFF2
から同期して主記憶アクセス信号が出力され、主
記憶装置１および２は同時に読出し又は書込み動
作し、二重化制御信号１１が“０”のときは、指
定された主記憶装置に対してのみアクセスされ
る。
次に、本実施例の動作について説明する。今、
主記憶装置１および２が共に有効であり、主記憶
装置１をマスターとして二重化制御状態にセツト
されているものとする。主記憶装置１および２か
らリフレツシユ要求信号４，４′が出力されると、
受付部６から受付許可信号９が、受付部６′から
受付許可信号９′がそれぞれリフレツシユ制御部
８に入り、リフレツシユ制御部８からは二重化有
効信号１２が主記憶アクセス部１７に供給され
る。同時に、出力信号１３，１３′を優先制御部
１５に入力させる。優先制御部１５は、例えば信
号１３を優先選択して選択有効信号１６ａを出力
し、かつ、主記憶指定信号１６ｂを“１”にす
る。二重化有効信号１２が“１”であることから
主記憶アクセス部１７からは主記憶アクセス信号
５，５′が同期して出力される。これにより主記
憶装置１および２は同期してリフレツシユ動作す
る。なお、演算処理装置等からの主記憶アクセス
要求１４の中の１つが優先選択されたときは、同
様に主記憶アクセス部１７から同時に両主記憶に
対してアクセス信号が出力され、両主記憶装置１
および２は同時に読出しまたは書込み動作する。
以上により、書込み、読出しおよびリフレツシユ
動作が両主記憶装置において同期して行なわれ
る。そして、例えば主記憶装置１に故障が発生し
た場合は、状態記憶部７の二重化状態を“０”と
し、障害主記憶１の有効無効情報を“０”とす
る。以後故障した主記憶装置１を切離し、主記憶
装置２によつて動作を継続することが可能であ
る。制御信号１１が“０”であるから、指定され
た主記憶装置２のみにアクセスされ、また、二重
化有効信号１２も出力されないから、主記憶装置
２のみがリフレツシユ動作を行う。
主記憶装置１および２が共に有効であり、主記憶
装置１をマスターとして二重化制御状態にセツト
されているものとする。主記憶装置１および２か
らリフレツシユ要求信号４，４′が出力されると、
受付部６から受付許可信号９が、受付部６′から
受付許可信号９′がそれぞれリフレツシユ制御部
８に入り、リフレツシユ制御部８からは二重化有
効信号１２が主記憶アクセス部１７に供給され
る。同時に、出力信号１３，１３′を優先制御部
１５に入力させる。優先制御部１５は、例えば信
号１３を優先選択して選択有効信号１６ａを出力
し、かつ、主記憶指定信号１６ｂを“１”にす
る。二重化有効信号１２が“１”であることから
主記憶アクセス部１７からは主記憶アクセス信号
５，５′が同期して出力される。これにより主記
憶装置１および２は同期してリフレツシユ動作す
る。なお、演算処理装置等からの主記憶アクセス
要求１４の中の１つが優先選択されたときは、同
様に主記憶アクセス部１７から同時に両主記憶に
対してアクセス信号が出力され、両主記憶装置１
および２は同時に読出しまたは書込み動作する。
以上により、書込み、読出しおよびリフレツシユ
動作が両主記憶装置において同期して行なわれ
る。そして、例えば主記憶装置１に故障が発生し
た場合は、状態記憶部７の二重化状態を“０”と
し、障害主記憶１の有効無効情報を“０”とす
る。以後故障した主記憶装置１を切離し、主記憶
装置２によつて動作を継続することが可能であ
る。制御信号１１が“０”であるから、指定され
た主記憶装置２のみにアクセスされ、また、二重
化有効信号１２も出力されないから、主記憶装置
２のみがリフレツシユ動作を行う。
以上のように、本発明においては、複数の主記
憶装置に同時に書込み、読出し動作が可能であ
り、かつ、リフレツシユ動作も同期制御するよう
に構成されているから、いずれかの主記憶装置が
故障した場合においても、他の主記憶装置を使用
してシステム動作を中断することなく継続できる
という効果がある。
憶装置に同時に書込み、読出し動作が可能であ
り、かつ、リフレツシユ動作も同期制御するよう
に構成されているから、いずれかの主記憶装置が
故障した場合においても、他の主記憶装置を使用
してシステム動作を中断することなく継続できる
という効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例のリフレツシユ制御部の構成
の一例を示す論理回路図、第３図は上記実施例の
主記憶アクセス部の構成の一例を示す論理回路図
である。 図において、１，２……リフレツシユ動作を必
要とする主記憶装置、４，４′……リフレツシユ
要求信号、５，５′……主記憶アクセス信号、６，
６′……受付部、７……状態記憶部、８……リフ
レツシユ制御部、９，９′……リフレツシユ受付
許可信号、１０，１０′，１１，１１′……制御信
号、１２……二重化有効信号、１３，１３′……
リフレツシユ制御部８の出力信号、１４……主記
憶アクセス要求信号、１５……優先制御部、１
６，１９……選択信号、１７……主記憶アクセス
部、FF1，FF2……フリツプフロツプ。
第２図は上記実施例のリフレツシユ制御部の構成
の一例を示す論理回路図、第３図は上記実施例の
主記憶アクセス部の構成の一例を示す論理回路図
である。 図において、１，２……リフレツシユ動作を必
要とする主記憶装置、４，４′……リフレツシユ
要求信号、５，５′……主記憶アクセス信号、６，
６′……受付部、７……状態記憶部、８……リフ
レツシユ制御部、９，９′……リフレツシユ受付
許可信号、１０，１０′，１１，１１′……制御信
号、１２……二重化有効信号、１３，１３′……
リフレツシユ制御部８の出力信号、１４……主記
憶アクセス要求信号、１５……優先制御部、１
６，１９……選択信号、１７……主記憶アクセス
部、FF1，FF2……フリツプフロツプ。
Claims (1)
- １ リフレツシユ動作が必要な複数の主記憶装置
に対して同時に同一情報の読出し書込み制御可能
なシステム制御装置において、前記複数の各主記
憶装置の有効無効状態、マスター／スレーブ状態
および二重化制御状態等のシステム制御装置の状
態を記憶する状態記憶部と、前記各主記憶装置か
らのリフレツシユ要求を受付け有効な主記憶装置
からの要求を出力させる受付部と、該受付部の出
力信号と前記状態記憶部からの状態信号によりリ
フレツシユ動作内容を決定するリフレツシユ制御
部と、前記複数の主記憶部へ同期化された主記憶
アクセス信号を出力する主記憶アクセス部とを備
えて、前記リフレツシユ制御部の決定したリフレ
ツシユ動作を前記複数の主記憶装置に対して同期
化制御することを特徴とするシステム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078155A JPS57195383A (en) | 1981-05-25 | 1981-05-25 | System controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078155A JPS57195383A (en) | 1981-05-25 | 1981-05-25 | System controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57195383A JPS57195383A (en) | 1982-12-01 |
| JPH0150039B2 true JPH0150039B2 (ja) | 1989-10-26 |
Family
ID=13654019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56078155A Granted JPS57195383A (en) | 1981-05-25 | 1981-05-25 | System controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57195383A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294194A (ja) * | 1988-09-30 | 1990-04-04 | Nec Corp | インターリーブバッファ |
-
1981
- 1981-05-25 JP JP56078155A patent/JPS57195383A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57195383A (en) | 1982-12-01 |
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