JPH0150040B2 - - Google Patents
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- JPH0150040B2 JPH0150040B2 JP56078156A JP7815681A JPH0150040B2 JP H0150040 B2 JPH0150040 B2 JP H0150040B2 JP 56078156 A JP56078156 A JP 56078156A JP 7815681 A JP7815681 A JP 7815681A JP H0150040 B2 JPH0150040 B2 JP H0150040B2
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- Japan
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- main memory
- system control
- refresh
- memory access
- control device
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理システムにおける複数の
主記憶装置の同期制御を行なうシステム制御装置
に関し、特に、複数のシステム制御装置が前記複
数の主記憶装置を共有し、各主記憶装置はリフレ
ツシユ動作が必要な場合の複合システム制御装置
に関する。
主記憶装置の同期制御を行なうシステム制御装置
に関し、特に、複数のシステム制御装置が前記複
数の主記憶装置を共有し、各主記憶装置はリフレ
ツシユ動作が必要な場合の複合システム制御装置
に関する。
データ処理システムにおいて、主記憶装置に記
憶される情報は、システム全体を管理するオペレ
ーシヨンシステム（OS）部と、通常のプログラ
ム部とに大別される。主記憶装置にハード上の障
害が発生した場合、障害発生部分が後者のプログ
ラム部の格納領域であれば、プログラムエラー
（内容はマシン障害）としてそのプログラムを終
了させ、障害部分をシステムリソースから切離
し、更にそのプログラムを他の記憶領域を使つて
リトラトすることによりシステム動作を継続する
ことは容易である。しかし、その障害部分が前者
のOS部である場合は、システムダウンは避けら
れず、特に高信頼度が要求されるオンラインシス
テム等においては重大な影響をおよぼす。
憶される情報は、システム全体を管理するオペレ
ーシヨンシステム（OS）部と、通常のプログラ
ム部とに大別される。主記憶装置にハード上の障
害が発生した場合、障害発生部分が後者のプログ
ラム部の格納領域であれば、プログラムエラー
（内容はマシン障害）としてそのプログラムを終
了させ、障害部分をシステムリソースから切離
し、更にそのプログラムを他の記憶領域を使つて
リトラトすることによりシステム動作を継続する
ことは容易である。しかし、その障害部分が前者
のOS部である場合は、システムダウンは避けら
れず、特に高信頼度が要求されるオンラインシス
テム等においては重大な影響をおよぼす。
その対策として、デユプレツクスシステム等が
実現されているが、動作の完全な継続性を実現す
ることは不可能である。また、主記憶装置を二重
化して、２度書込み、２度読出しする方式も考え
られているが、システム性能の低下は避けられ
ず、また障害処理も複雑である。さらに、複数の
主記憶装置へ同時書込み、同時読出しする方式も
考えられているが、主記憶装置がリフレツシユ動
作を必要とする場合は、リフレツシユ制御の同期
合わせが困難であり、リフレツシユ制御に問題が
ある。
実現されているが、動作の完全な継続性を実現す
ることは不可能である。また、主記憶装置を二重
化して、２度書込み、２度読出しする方式も考え
られているが、システム性能の低下は避けられ
ず、また障害処理も複雑である。さらに、複数の
主記憶装置へ同時書込み、同時読出しする方式も
考えられているが、主記憶装置がリフレツシユ動
作を必要とする場合は、リフレツシユ制御の同期
合わせが困難であり、リフレツシユ制御に問題が
ある。
本願の出願人は、本願と同時に提出した特許願
において単一システ
ム制御装置によつて複数の主記憶装置のリフレツ
シユ同期制御が可能なシステム制御装置により従
来の欠点を解決することを提案した。本願では、
さらにシステム規模が大きくなり、複数のシステ
ム制御装置で複数の主記憶装置を共有する場合に
もリフレツシユの同期制御が可能な複合システム
制御装置を提供することを目的とする。
において単一システ
ム制御装置によつて複数の主記憶装置のリフレツ
シユ同期制御が可能なシステム制御装置により従
来の欠点を解決することを提案した。本願では、
さらにシステム規模が大きくなり、複数のシステ
ム制御装置で複数の主記憶装置を共有する場合に
もリフレツシユの同期制御が可能な複合システム
制御装置を提供することを目的とする。
本発明の制御装置は、リフレツシユ動作が必要
な複数の主記憶装置に対して同時に同一情報の書
込み読出し制御可能なシステム制御装置を複数台
備えた複合システム制御装置において、前記各シ
ステム制御装置は前記複数の主記憶装置からのリ
フレツシユ信号をそれぞれ受付ける複数の受付部
と、前記各主記憶装置の有効無効情報、二重化制
御情報および各システム制御装置の番号、マスタ
ー／スレーブ情報、カツプル／セパレート情報等
のシステム制御装置の状態を保持する状態記憶部
と、これらの状態によりリフレツシユ制御動作内
容を決定するリフレツシユ制御部と、各システム
制御装置間でリフレツシユ制御状態を送受信する
送受信部と、二重化状態では前記複数の主記憶装
置へ同期化された主記憶アクセス信号を出力する
主記憶アクセス部とを備え、カツプル時にはマス
ター側のシステム制御装置により前記複数の主記
憶装置の書込み、読出しおよびリフレツシユ動作
の同期制御を行なうことを特徴とする。
な複数の主記憶装置に対して同時に同一情報の書
込み読出し制御可能なシステム制御装置を複数台
備えた複合システム制御装置において、前記各シ
ステム制御装置は前記複数の主記憶装置からのリ
フレツシユ信号をそれぞれ受付ける複数の受付部
と、前記各主記憶装置の有効無効情報、二重化制
御情報および各システム制御装置の番号、マスタ
ー／スレーブ情報、カツプル／セパレート情報等
のシステム制御装置の状態を保持する状態記憶部
と、これらの状態によりリフレツシユ制御動作内
容を決定するリフレツシユ制御部と、各システム
制御装置間でリフレツシユ制御状態を送受信する
送受信部と、二重化状態では前記複数の主記憶装
置へ同期化された主記憶アクセス信号を出力する
主記憶アクセス部とを備え、カツプル時にはマス
ター側のシステム制御装置により前記複数の主記
憶装置の書込み、読出しおよびリフレツシユ動作
の同期制御を行なうことを特徴とする。
次に本発明について、図面を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、２台の主記憶装置１および２
が２台のシステム制御装置３および１０３に接続
され、主記憶装置１および２には共通のタイマ信
号１８が入力されてクロツク同期され、それぞれ
例えば2mSごとにリフレツシユ要求４，４′およ
び１０４，１０４′を出力する。なお、主記憶装
置１および２は同時に所期設定されている。リフ
レツシユ要求４，４′はシステム制御部３の受付
部６，６′に入力させ、リフレツシユ要求１０４，
１０４′はシステム制御部１０３の受付部１０６，
１０６′に入力させる。またシステム制御装置３
の主記憶装置アクセス部１７からは、主記憶装置
１，２に対して同時に主記憶アクセス信号５，
５′を送出可能であり、システム制御装置１０３
の主記憶アクセス部１１７からは同様に主記憶ア
クセス信号１０５，１０５′が同時に送出可能で
ある。ただし、主記憶アクセス信号５と１０５′
は同時に使用されることはなく、また主記憶アク
セス信号５′と１０５も同時に使用されることは
ない。
である。すなわち、２台の主記憶装置１および２
が２台のシステム制御装置３および１０３に接続
され、主記憶装置１および２には共通のタイマ信
号１８が入力されてクロツク同期され、それぞれ
例えば2mSごとにリフレツシユ要求４，４′およ
び１０４，１０４′を出力する。なお、主記憶装
置１および２は同時に所期設定されている。リフ
レツシユ要求４，４′はシステム制御部３の受付
部６，６′に入力させ、リフレツシユ要求１０４，
１０４′はシステム制御部１０３の受付部１０６，
１０６′に入力させる。またシステム制御装置３
の主記憶装置アクセス部１７からは、主記憶装置
１，２に対して同時に主記憶アクセス信号５，
５′を送出可能であり、システム制御装置１０３
の主記憶アクセス部１１７からは同様に主記憶ア
クセス信号１０５，１０５′が同時に送出可能で
ある。ただし、主記憶アクセス信号５と１０５′
は同時に使用されることはなく、また主記憶アク
セス信号５′と１０５も同時に使用されることは
ない。
システム制御部３は、状態記憶部７を内蔵し、
状態記憶部７は、主記憶装置１および２の有効無
効情報、二重化制御情報並びにシステム制御装置
の番号、カツプル／セパレート情報、マスター／
スレーブ情報を記憶している。そして、主記憶装
置１および２が有効のときは、制御信号１０，１
０′をそれぞれ“１”にセツトする。また、二重
化状態のときは制御信号１１を“１”にセツト
し、システム制御装置３と１０３がカツプル状態
のときは制御信号１１′を“１”にセツトする。
その他システム制御装置番号とマスター／スレー
ブ情報は“０”にセツトされる。制御信号１０，
１０′はそれぞれ受付部６，６′に供給され、受付
部６，６′は制御信号１０，１０′が“１”のとき
リフレツシユ要求４，４′を受付け可能であり、
リフレツシユ受付許可信号９，９′を出力してリ
フレツシユ制御部８に送る。
状態記憶部７は、主記憶装置１および２の有効無
効情報、二重化制御情報並びにシステム制御装置
の番号、カツプル／セパレート情報、マスター／
スレーブ情報を記憶している。そして、主記憶装
置１および２が有効のときは、制御信号１０，１
０′をそれぞれ“１”にセツトする。また、二重
化状態のときは制御信号１１を“１”にセツト
し、システム制御装置３と１０３がカツプル状態
のときは制御信号１１′を“１”にセツトする。
その他システム制御装置番号とマスター／スレー
ブ情報は“０”にセツトされる。制御信号１０，
１０′はそれぞれ受付部６，６′に供給され、受付
部６，６′は制御信号１０，１０′が“１”のとき
リフレツシユ要求４，４′を受付け可能であり、
リフレツシユ受付許可信号９，９′を出力してリ
フレツシユ制御部８に送る。
リフレツシユ制御部８は、受付部６で受付け許
可されたリフレツシユ受付許可信号９，９′と、
状態記憶部７からの制御信号１１，１１′その他
システム番号およびマスター／スレーブ信号によ
つて、リフレツシユ要求を決定する制御部であ
り、例えば第２図に示すように構成されている。
すなわち、リフレツシユ受付許可信号９，９′は
オア回路OR5を介してアンド回路AND5に入力さ
せる。アンド回路AND5の入力には制御信号１１
およびNAND回路NAND1の出力信号も接続さ
れている。NAND回路NAND1の入力にはマス
ター／スレーブ状態信号（今、制御装置３がマス
ターであるから“０”になつている）およびカツ
プル状態信号が入力されている。従つて、二重化
状態であつて、システム制御装置３がマスターの
ときは、リフレツシユ受付許可信号９，９′の少
くともいずれか一方によつてアンド回路５の出力
が“１”になる。両システム制御装置がカツプル
状態でないときにも同様である。アンド回路
AND5の出力により、二重化有効信号１２が
“１”になり、同時に、オア回路OR3およびOR4
を介して出力信号１３および１３′も共に“１”
となる。また、二重化状態でないときは、制御信
号１１の否定信号が“１”になり、システム制御
装置番号信号SCU＃が“０”である（システム
制御装置１のSCU＃を“０”とし、システム制
御装置２のSCU＃を“１”とする）ことから、
受付許可信号９によつてアンド回路AND1の出力
が“１”になりオア回路OR1およびOR3を通して
出力信号１３が“１”になる。また、受付許可信
号９′によつてアンド回路AND3の出力が“１”
になりオア回路OR2およびOR4を介して出力信号
１３′が“１”になる。すなわち、出力信号１３，
１３′はそれぞれ各別に、受付許可信号９または
９′に対応して“１”となる。換言すれば、リフ
レツシユ制御部８は、リフレツシユ要求を決定す
る制御回路である。ただし、カツプル状態のとき
はマスター側の制御部が決定する。そして、該リ
フレツシユ制御部８の出力信号１３，１３′は送
受信部２０を介してシステム制御装置１０３にも
送られる。また、送受信部２０にはシステム制御
装置１０３から同様な情報が入力されている。
可されたリフレツシユ受付許可信号９，９′と、
状態記憶部７からの制御信号１１，１１′その他
システム番号およびマスター／スレーブ信号によ
つて、リフレツシユ要求を決定する制御部であ
り、例えば第２図に示すように構成されている。
すなわち、リフレツシユ受付許可信号９，９′は
オア回路OR5を介してアンド回路AND5に入力さ
せる。アンド回路AND5の入力には制御信号１１
およびNAND回路NAND1の出力信号も接続さ
れている。NAND回路NAND1の入力にはマス
ター／スレーブ状態信号（今、制御装置３がマス
ターであるから“０”になつている）およびカツ
プル状態信号が入力されている。従つて、二重化
状態であつて、システム制御装置３がマスターの
ときは、リフレツシユ受付許可信号９，９′の少
くともいずれか一方によつてアンド回路５の出力
が“１”になる。両システム制御装置がカツプル
状態でないときにも同様である。アンド回路
AND5の出力により、二重化有効信号１２が
“１”になり、同時に、オア回路OR3およびOR4
を介して出力信号１３および１３′も共に“１”
となる。また、二重化状態でないときは、制御信
号１１の否定信号が“１”になり、システム制御
装置番号信号SCU＃が“０”である（システム
制御装置１のSCU＃を“０”とし、システム制
御装置２のSCU＃を“１”とする）ことから、
受付許可信号９によつてアンド回路AND1の出力
が“１”になりオア回路OR1およびOR3を通して
出力信号１３が“１”になる。また、受付許可信
号９′によつてアンド回路AND3の出力が“１”
になりオア回路OR2およびOR4を介して出力信号
１３′が“１”になる。すなわち、出力信号１３，
１３′はそれぞれ各別に、受付許可信号９または
９′に対応して“１”となる。換言すれば、リフ
レツシユ制御部８は、リフレツシユ要求を決定す
る制御回路である。ただし、カツプル状態のとき
はマスター側の制御部が決定する。そして、該リ
フレツシユ制御部８の出力信号１３，１３′は送
受信部２０を介してシステム制御装置１０３にも
送られる。また、送受信部２０にはシステム制御
装置１０３から同様な情報が入力されている。
第３図は送受信部２０の構成の一例を示す回路
図である。すなわち、前記リフレツシユ制御部８
の出力信号１３，１３′はそれぞれフリツプフロ
ツプFF1およびFF2によつてタイミングを合わせ
てドライバーDRV10およびDRV11からリフレツ
シユ信号２３をシステム制御装置１０３へ送出す
る。また、システム制御装置１０３から送られた
同様な信号１２３は、レシーバーREC10および
REC11を通してアンド回路AND10およびAND11
に入力させる。アンド回路AND10およびAND11
のもう一方の入力には制御信号１１′が入力され
ている。従つて、両システム制御装置がカツプル
状態の時にのみ出力信号２１，２１′を出力して
優先制御部１５に入力させる。
図である。すなわち、前記リフレツシユ制御部８
の出力信号１３，１３′はそれぞれフリツプフロ
ツプFF1およびFF2によつてタイミングを合わせ
てドライバーDRV10およびDRV11からリフレツ
シユ信号２３をシステム制御装置１０３へ送出す
る。また、システム制御装置１０３から送られた
同様な信号１２３は、レシーバーREC10および
REC11を通してアンド回路AND10およびAND11
に入力させる。アンド回路AND10およびAND11
のもう一方の入力には制御信号１１′が入力され
ている。従つて、両システム制御装置がカツプル
状態の時にのみ出力信号２１，２１′を出力して
優先制御部１５に入力させる。
優先制御部１５には、上記信号２１，２１′お
よび前記リフレツシユ制御部８の出力信号１３，
１３′並びに図示されてない演算処理装置やデー
タ転送装置からの主記憶アクセス要求信号１４が
入力されている。主記憶アクセス要求信号１４に
は、システム制御装置３に接続されている演算処
理装置等からの主記憶アクセス要求信号の他に、
システム制御装置１０３に接続されている装置か
らの主記憶アクセス要求信号も（図示はしていな
いが）転送されている。すなわち、優先制御部１
５には、すべてのメモリアクセス要求が入力され
ている。システム制御装置１０３の優先制御部１
１５も同様である。従つて、両優先制御部１５，
１１５の結果は一致するが、システム制御装置
３，１０３間では、メモリアクセス情報（アドレ
スやデータ）を送受信していないし、又演算処理
装置等は自系のシステム制御装置とのみしかメモ
リアクセス情報パスを持たないため、実際には自
系に接続された装置からのメモリアクセス要求が
最優先になつた場合にのみ主記憶アクセス信号が
出力されることになる。このとき、他方のシステ
ム制御装置側では、メモリアクセスはせず、主記
憶装置のバンクビジー情報等の更新を行つて両制
御装置間の同期をとるようにしている。そして、
優先制御部１５の選択したメモリアクセス要求が
有効のときは、選択信号１６を出力して主記憶ア
クセス部１７に送る。リフレツシユ制御部８の出
力信号１３，１３′又は送受信部２０の出力信号
２１，２１′が最優先に選択された場合も同様で
ある。
よび前記リフレツシユ制御部８の出力信号１３，
１３′並びに図示されてない演算処理装置やデー
タ転送装置からの主記憶アクセス要求信号１４が
入力されている。主記憶アクセス要求信号１４に
は、システム制御装置３に接続されている演算処
理装置等からの主記憶アクセス要求信号の他に、
システム制御装置１０３に接続されている装置か
らの主記憶アクセス要求信号も（図示はしていな
いが）転送されている。すなわち、優先制御部１
５には、すべてのメモリアクセス要求が入力され
ている。システム制御装置１０３の優先制御部１
１５も同様である。従つて、両優先制御部１５，
１１５の結果は一致するが、システム制御装置
３，１０３間では、メモリアクセス情報（アドレ
スやデータ）を送受信していないし、又演算処理
装置等は自系のシステム制御装置とのみしかメモ
リアクセス情報パスを持たないため、実際には自
系に接続された装置からのメモリアクセス要求が
最優先になつた場合にのみ主記憶アクセス信号が
出力されることになる。このとき、他方のシステ
ム制御装置側では、メモリアクセスはせず、主記
憶装置のバンクビジー情報等の更新を行つて両制
御装置間の同期をとるようにしている。そして、
優先制御部１５の選択したメモリアクセス要求が
有効のときは、選択信号１６を出力して主記憶ア
クセス部１７に送る。リフレツシユ制御部８の出
力信号１３，１３′又は送受信部２０の出力信号
２１，２１′が最優先に選択された場合も同様で
ある。
主記憶アクセス部１７は、例えば信号１３を選
択した選択信号１６と、リフレツシユ制御部８か
らの二重化有効信号１２により、主記憶装置１お
よび２に同時に主記憶アクセス信号５，５′並び
にコマンドを送出する。主記憶アクセス信号５，
５′は、主記憶アクセス部１７の内蔵するフリツ
プフロツプによつてクロツク同期が取られてい
る。これにより、主記憶装置１および２は同期し
てリフレツシユ動作を行う。しかし、二重化有効
信号１２が“０”であるときは、選択信号１６の
選択した主記憶装置にのみ主記憶アクセス信号を
送る。例えば、主記憶装置１が故障した場合は、
状態記憶部７から制御信号１１が出力されないた
め、二重化有効信号１２は“０”となり、また制
御信号１０が“０”となつて受付許可信号９が出
力されないため、リフレツシユ制御部８の出力信
号は１３′のみとなり優先制御部１５が、これを
最優先としたときは選択信号１６によつて主記憶
アクセス部１７からは主記憶装置２のみにアクセ
ス信号５′が出される。メモリアクセス信号１４
の中の１つが選択された場合についても同様に、
二重化状態のときは両主記憶装置に同時にアクセ
スされるが二重化状態でないときは障害のない主
記憶装置にアクセスされる。この場合は主記憶ア
クセス部に入力されている制御信号１１によつて
上記動作が制御される。要約すると、二重化状態
のときは、主記憶装置１，２に対して書込み、読
出しおよびリフレツシユ動作等は同時に同期制御
され、二重化状態でないときは正常な主記憶装置
によつて処理が継続される。なお上述の制御は、
両システム制御装置がカツプル状態のときは、マ
スター側のシステム制御装置で行なう。また、上
述ではシステム制御装置３を主として説明した
が、システム制御装置１０３についても同様であ
り、システム制御装置３の各要素の参照数字に
100を加えることによりシステム制御装置１０３
の動作も同様に説明される。ただし、状態記憶部
１０７においては、システム番号SCU＃は“１”
にセツトされ、マスター／スレーブ情報は例えば
“１”にセツトされている。なお、システム制御
装置３および１０３のクロツクは同期している。
択した選択信号１６と、リフレツシユ制御部８か
らの二重化有効信号１２により、主記憶装置１お
よび２に同時に主記憶アクセス信号５，５′並び
にコマンドを送出する。主記憶アクセス信号５，
５′は、主記憶アクセス部１７の内蔵するフリツ
プフロツプによつてクロツク同期が取られてい
る。これにより、主記憶装置１および２は同期し
てリフレツシユ動作を行う。しかし、二重化有効
信号１２が“０”であるときは、選択信号１６の
選択した主記憶装置にのみ主記憶アクセス信号を
送る。例えば、主記憶装置１が故障した場合は、
状態記憶部７から制御信号１１が出力されないた
め、二重化有効信号１２は“０”となり、また制
御信号１０が“０”となつて受付許可信号９が出
力されないため、リフレツシユ制御部８の出力信
号は１３′のみとなり優先制御部１５が、これを
最優先としたときは選択信号１６によつて主記憶
アクセス部１７からは主記憶装置２のみにアクセ
ス信号５′が出される。メモリアクセス信号１４
の中の１つが選択された場合についても同様に、
二重化状態のときは両主記憶装置に同時にアクセ
スされるが二重化状態でないときは障害のない主
記憶装置にアクセスされる。この場合は主記憶ア
クセス部に入力されている制御信号１１によつて
上記動作が制御される。要約すると、二重化状態
のときは、主記憶装置１，２に対して書込み、読
出しおよびリフレツシユ動作等は同時に同期制御
され、二重化状態でないときは正常な主記憶装置
によつて処理が継続される。なお上述の制御は、
両システム制御装置がカツプル状態のときは、マ
スター側のシステム制御装置で行なう。また、上
述ではシステム制御装置３を主として説明した
が、システム制御装置１０３についても同様であ
り、システム制御装置３の各要素の参照数字に
100を加えることによりシステム制御装置１０３
の動作も同様に説明される。ただし、状態記憶部
１０７においては、システム番号SCU＃は“１”
にセツトされ、マスター／スレーブ情報は例えば
“１”にセツトされている。なお、システム制御
装置３および１０３のクロツクは同期している。
次に、例えば、マスター側のシステム制御装置
３が故障したときは、状態記憶部７および１０７
のカツプル／セパレート情報がセパレート状態と
なり、制御信号１１′が“０”になり、故障した
システム制御装置３を切離し、システム制御装置
１０３によつて、主記憶装置１，２は二重化状態
のままで動作が継続される。
３が故障したときは、状態記憶部７および１０７
のカツプル／セパレート情報がセパレート状態と
なり、制御信号１１′が“０”になり、故障した
システム制御装置３を切離し、システム制御装置
１０３によつて、主記憶装置１，２は二重化状態
のままで動作が継続される。
以上のように、本発明においては、二重化状態
であり、かつ、カツプル状態のときは、マスター
側のシステム制御装置によつて、複数の主記憶装
置に対して書込み、読出しおよびリフレツシユ動
作を同時に同期制御し、一方の主記憶装置に故障
が生じたときは、故障した主記憶装置を切離して
正常な主記憶装置を使用して動作を継続し、片方
のシステム制御装置が故障したときは、カツプル
状態がセパレート状態となり、故障したシステム
制御装置を切離して他の正常なシステム制御装置
によつて主記憶装置は二重化状態のままで動作を
継続するように構成されているから、主記憶装置
又はシステム制御装置に故障が発生した場合にお
いても処理動作の継続性が維持されシステム全体
がダウンすることがないという効果を有する。
であり、かつ、カツプル状態のときは、マスター
側のシステム制御装置によつて、複数の主記憶装
置に対して書込み、読出しおよびリフレツシユ動
作を同時に同期制御し、一方の主記憶装置に故障
が生じたときは、故障した主記憶装置を切離して
正常な主記憶装置を使用して動作を継続し、片方
のシステム制御装置が故障したときは、カツプル
状態がセパレート状態となり、故障したシステム
制御装置を切離して他の正常なシステム制御装置
によつて主記憶装置は二重化状態のままで動作を
継続するように構成されているから、主記憶装置
又はシステム制御装置に故障が発生した場合にお
いても処理動作の継続性が維持されシステム全体
がダウンすることがないという効果を有する。
第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例のリフレツシユ制御部の一例
を示す論理回路図、第３図は上記実施例の送受信
部の一例を示す回路図である。 図において、１，２……主記憶装置、３，１０
３……システム制御装置、４，４′，１０４，１
０４′……リフレツシユ要求、５，５′，１０５，
１０５′……主記憶アクセス信号、６，６′，１０
６，１０６′……受付部、７，１０７……状態記
憶部、８，１０８……リフレツシユ制御部、９，
９′，１０９，１０９′……リフレツシユ受付許可
信号、１０，１０′，１１，１１′，１１０，１１
０′，１１１，１１１′……制御信号、１２，１１
２……二重化有効信号、１３，１３′……リフレ
ツシユ制御部８の出力信号、１１３，１１３′…
…リフレツシユ制御部１０８の出力信号、１４，
１１４……主記憶アクセス要求信号、１５，１１
５……優先制御部、１６，１１６……選択信号、
１７，１１７……主記憶アクセス部、２０，１２
０……送受信部、２１，２１′，１２１，１２
１′……送受信部の出力信号、２３，１２３……
リフレツシユ信号。
第２図は上記実施例のリフレツシユ制御部の一例
を示す論理回路図、第３図は上記実施例の送受信
部の一例を示す回路図である。 図において、１，２……主記憶装置、３，１０
３……システム制御装置、４，４′，１０４，１
０４′……リフレツシユ要求、５，５′，１０５，
１０５′……主記憶アクセス信号、６，６′，１０
６，１０６′……受付部、７，１０７……状態記
憶部、８，１０８……リフレツシユ制御部、９，
９′，１０９，１０９′……リフレツシユ受付許可
信号、１０，１０′，１１，１１′，１１０，１１
０′，１１１，１１１′……制御信号、１２，１１
２……二重化有効信号、１３，１３′……リフレ
ツシユ制御部８の出力信号、１１３，１１３′…
…リフレツシユ制御部１０８の出力信号、１４，
１１４……主記憶アクセス要求信号、１５，１１
５……優先制御部、１６，１１６……選択信号、
１７，１１７……主記憶アクセス部、２０，１２
０……送受信部、２１，２１′，１２１，１２
１′……送受信部の出力信号、２３，１２３……
リフレツシユ信号。
Claims (1)
- １ リフレツシユ動作が必要な複数の主記憶装置
に対して同時に同一情報の書込み読出し制御可能
なシステム制御装置を複数台備えた複合システム
制御装置において、前記各システム制御装置は前
記複数の主記憶装置からのリフレツシユ信号をそ
れぞれ受付ける複数の受付部と、前記各主記憶装
置の有効無効情報、二重化制御情報および各シス
テム制御装置の番号、マスター／スレーブ情報、
カツプル／セパレート情報等のシステム制御装置
の状態を保持する状態記憶部と、これらの状態に
よりリフレツシユ制御動作内容を決定するリフレ
ツシユ制御部と、各システム制御装置間でリフレ
ツシユ制御状態を送受信する送受信部と、二重化
状態では前記複数の主記憶装置へ同期化された主
記憶アクセス信号を出力する主記憶アクセス部と
を備え、カツプル時にはマスター側のシステム制
御装置により前記複数の主記憶装置の書込み、読
出しおよびリフレツシユ動作の同期制御を行なう
ことを特徴とする複合システム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078156A JPS57195384A (en) | 1981-05-25 | 1981-05-25 | Composite system controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078156A JPS57195384A (en) | 1981-05-25 | 1981-05-25 | Composite system controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57195384A JPS57195384A (en) | 1982-12-01 |
| JPH0150040B2 true JPH0150040B2 (ja) | 1989-10-26 |
Family
ID=13654049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56078156A Granted JPS57195384A (en) | 1981-05-25 | 1981-05-25 | Composite system controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57195384A (ja) |
-
1981
- 1981-05-25 JP JP56078156A patent/JPS57195384A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57195384A (en) | 1982-12-01 |
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