JPH0150111B2 - - Google Patents
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- JPH0150111B2 JPH0150111B2 JP55132107A JP13210780A JPH0150111B2 JP H0150111 B2 JPH0150111 B2 JP H0150111B2 JP 55132107 A JP55132107 A JP 55132107A JP 13210780 A JP13210780 A JP 13210780A JP H0150111 B2 JPH0150111 B2 JP H0150111B2
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- JP
- Japan
- Prior art keywords
- semiconductor
- region
- conductive layer
- semiconductor region
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体基板を用いてインバータ回路
を構成している半導体インバータ回路装置に関
し、特に、簡易な構成を有し且つ低い消費電力で
高速に動作する。複数個のインバータ機能が得ら
れるインバータ回路を提案せんとするものでい
る。
を構成している半導体インバータ回路装置に関
し、特に、簡易な構成を有し且つ低い消費電力で
高速に動作する。複数個のインバータ機能が得ら
れるインバータ回路を提案せんとするものでい
る。
本発明による半導体インバータ回路装置は、図
面を伴つて、以下詳述する実施例から明らかとな
るであろう。
面を伴つて、以下詳述する実施例から明らかとな
るであろう。
第１図及び第２図は本発明による半導体インバ
ータ回路装置の実施例を示し、次に述べる構成を
有する。
ータ回路装置の実施例を示し、次に述べる構成を
有する。
すなわち、例えばＮ型の半導体基板１内に、そ
の主面２側から、Ｐ型の第１及び第２の半導体領
域Ｑ１及びＱ２が、それら間にＮ型の第３の半導
体領域Ｑ３が得られるように形成され、且つＰ型
の第４の半導体領域Ｑ４が形成されている。
の主面２側から、Ｐ型の第１及び第２の半導体領
域Ｑ１及びＱ２が、それら間にＮ型の第３の半導
体領域Ｑ３が得られるように形成され、且つＰ型
の第４の半導体領域Ｑ４が形成されている。
一方、第１の半導体領域Ｑ１内に、主面２側か
らＮ乃至N+型の複数の第５の半導体領域Ｑ５１，
Ｑ５２……が形成されている。
らＮ乃至N+型の複数の第５の半導体領域Ｑ５１，
Ｑ５２……が形成されている。
また、第４の半導体領域Ｑ４内に、主面２側か
ら、Ｎ型の第６及び第７の半導体領域Ｑ６及びＱ
７が、それら間にＰ型の第８の半導体領域Ｑ８が
得られるように形成され、且つＮ型の第９の半導
体領域Ｑ９が、第６の半導体領域Ｑ６との間にＰ
型の第10の半導体領域Ｑ１０が得られるように形
成されている。
ら、Ｎ型の第６及び第７の半導体領域Ｑ６及びＱ
７が、それら間にＰ型の第８の半導体領域Ｑ８が
得られるように形成され、且つＮ型の第９の半導
体領域Ｑ９が、第６の半導体領域Ｑ６との間にＰ
型の第10の半導体領域Ｑ１０が得られるように形
成されている。
さらに、第３及び第８の半導体領域Ｑ３及びＱ
８上に、それぞれ第１及び第２の絶縁層１１及び
１２を介して互に連結している第１及び第２の導
電性層Ｃ１及びＣ２が配されている。
８上に、それぞれ第１及び第２の絶縁層１１及び
１２を介して互に連結している第１及び第２の導
電性層Ｃ１及びＣ２が配されている。
また、第10の半導体領域Ｑ１０上に、第３の絶
縁層１３を介して、第３の導電性層Ｃ８が配され
ている。
縁層１３を介して、第３の導電性層Ｃ８が配され
ている。
また、半導体基板１の主面２上に、第１、第２
及び第３の導電性層Ｃ１，Ｃ２及びＣ８を埋没し
ている態様で、絶縁層３が形成され、そして、半
導体基板１、第２の半導体領域Ｑ２及び第３の導
電性層Ｃ８が、それぞれ絶縁層３に予め穿設して
いる窓４，Ｏ２及び５を介して、絶縁層３上に延
長している第４の導電性層Ｃ３に連結されてい
る。
及び第３の導電性層Ｃ１，Ｃ２及びＣ８を埋没し
ている態様で、絶縁層３が形成され、そして、半
導体基板１、第２の半導体領域Ｑ２及び第３の導
電性層Ｃ８が、それぞれ絶縁層３に予め穿設して
いる窓４，Ｏ２及び５を介して、絶縁層３上に延
長している第４の導電性層Ｃ３に連結されてい
る。
また、第１及び第７の半導体領域Ｑ１及びＱ７
が、絶縁層３に予め穿設している窓Ｏ１及びＯ７
を介して、絶縁層３上に延長している第５の導電
性層Ｃ４によつて互に連結されて、よつて、第１
の半導体領域Ｑ１が、第５の導電性層Ｃ４を介し
て第７の半導体領域Ｑ７に連結されている。
が、絶縁層３に予め穿設している窓Ｏ１及びＯ７
を介して、絶縁層３上に延長している第５の導電
性層Ｃ４によつて互に連結されて、よつて、第１
の半導体領域Ｑ１が、第５の導電性層Ｃ４を介し
て第７の半導体領域Ｑ７に連結されている。
さらに、第４及び第６の半導体領域Ｑ４及びＱ
６が、絶縁層３に予め穿設している窓Ｏ４及びＯ
６を介して、絶縁層３上に延長している第６の導
電性層Ｃ５に連結されている。
６が、絶縁層３に予め穿設している窓Ｏ４及びＯ
６を介して、絶縁層３上に延長している第６の導
電性層Ｃ５に連結されている。
また、第１及び第２の導電性層Ｃ１及びＣ２
が、それらの連結位置において、絶縁層３に予め
穿設している窓６を介して、絶縁層３上に延長し
ている第７の導電性層Ｃ６に連結されている。
が、それらの連結位置において、絶縁層３に予め
穿設している窓６を介して、絶縁層３上に延長し
ている第７の導電性層Ｃ６に連結されている。
さらに、複数の第５の半導体領域Ｑ５１，Ｑ５
２……が、絶縁層３に予め穿設している窓Ｏ５
１，Ｏ５２……を介して、絶縁層３上に延長して
いる複数の第８の導電性層Ｃ７１，Ｃ７２……に
それぞれ連結されている。
２……が、絶縁層３に予め穿設している窓Ｏ５
１，Ｏ５２……を介して、絶縁層３上に延長して
いる複数の第８の導電性層Ｃ７１，Ｃ７２……に
それぞれ連結されている。
以上が、本発明による半導体インバータ回路装
置の実施例の構成である。
置の実施例の構成である。
このような構成を有する本発明による半導体イ
ンバータ回路装置によれば、第１、第２及び第３
の半導体領域Ｑ１，Ｑ２及びＱ３；第１の絶縁層
Ｉ１；及び第１の導電性層Ｃ１によつて、それら
をそれぞれドレイン領域、ソース領域及びチヤン
ネル形成領域；ゲート絶縁膜；及びゲート電極と
しているＰチヤンネル形の第１のMIS電界効果ト
ランジスタＭ１が構成されている。
ンバータ回路装置によれば、第１、第２及び第３
の半導体領域Ｑ１，Ｑ２及びＱ３；第１の絶縁層
Ｉ１；及び第１の導電性層Ｃ１によつて、それら
をそれぞれドレイン領域、ソース領域及びチヤン
ネル形成領域；ゲート絶縁膜；及びゲート電極と
しているＰチヤンネル形の第１のMIS電界効果ト
ランジスタＭ１が構成されている。
また、第６、第７及び第８の半導体領域Ｑ６，
Ｑ７及びＱ８；第２の絶縁層Ｉ２；及び第２の導
電性層Ｃ２によつて、それらをそれぞれソース領
域、ドレイン領域及びチヤンネル形成領域；ゲー
ト絶縁膜；及びゲート電極としている、MIS電界
効果トランジスタＭ１とは逆のＮチヤンネル形の
第２のMIS電界効果トランジスタＭ２が構成され
ている。
Ｑ７及びＱ８；第２の絶縁層Ｉ２；及び第２の導
電性層Ｃ２によつて、それらをそれぞれソース領
域、ドレイン領域及びチヤンネル形成領域；ゲー
ト絶縁膜；及びゲート電極としている、MIS電界
効果トランジスタＭ１とは逆のＮチヤンネル形の
第２のMIS電界効果トランジスタＭ２が構成され
ている。
さらに、第６、第９及び第10の半導体領域Ｑ
６，Ｑ９及びＱ１０；第３の絶縁膜Ｉ３；及び第
３の導電性層Ｃ８によつて、それらをそれぞれソ
ース領域、ドレイン領域及びチヤンネル形成領
域；ゲート絶縁膜；ゲート電極としているＮチヤ
ンネル形の第３のMIS電界効果トランジスタＭ３
が構成されている。
６，Ｑ９及びＱ１０；第３の絶縁膜Ｉ３；及び第
３の導電性層Ｃ８によつて、それらをそれぞれソ
ース領域、ドレイン領域及びチヤンネル形成領
域；ゲート絶縁膜；ゲート電極としているＮチヤ
ンネル形の第３のMIS電界効果トランジスタＭ３
が構成されている。
また、半導体基板１；第１の半導体領域Ｑ１；
及び複数の第５の半導体領域Ｑ５１，Ｑ５２……
…によつて、それらをそれぞれ共通コレクタ領
域；共通ベース領域；及び複数のエミツタ領域と
している、複数のNPN型のバイポーラトランジ
スタＴ１，Ｔ２……が構成されている。
及び複数の第５の半導体領域Ｑ５１，Ｑ５２……
…によつて、それらをそれぞれ共通コレクタ領
域；共通ベース領域；及び複数のエミツタ領域と
している、複数のNPN型のバイポーラトランジ
スタＴ１，Ｔ２……が構成されている。
そして、第３図に示すように、第１及び第２の
MIS電界効果トランジスタＭ１及びＭ２が、第１
のMIS電界効果トランジスタＭ１のソース領域を
第４の導電性層Ｃ３に接続し、第２のMIS電界効
果トランジスタＭ２のソース領域を第６の導電性
層Ｃ５に接続している間係で直列に接続されてい
る。
MIS電界効果トランジスタＭ１及びＭ２が、第１
のMIS電界効果トランジスタＭ１のソース領域を
第４の導電性層Ｃ３に接続し、第２のMIS電界効
果トランジスタＭ２のソース領域を第６の導電性
層Ｃ５に接続している間係で直列に接続されてい
る。
また、第１及び第２のMIS電界効果トランジス
タＭ１及びＭ２のゲート電極が第７の導電性層Ｃ
６に接続されている。
タＭ１及びＭ２のゲート電極が第７の導電性層Ｃ
６に接続されている。
さらに、第１及び第２のMIS電界効果トランジ
スタＭ１及びＭ２の接続中点が、第５の導電性層
Ｃ４を介して、バイポーラトランジスタＴ１，Ｔ
２……のベース領域に接続されている。
スタＭ１及びＭ２の接続中点が、第５の導電性層
Ｃ４を介して、バイポーラトランジスタＴ１，Ｔ
２……のベース領域に接続されている。
また、バイポーラトランジスタＴ１，Ｔ２……
のコレクタ領域が、それらの共通の第４の導電性
層Ｃ３に接続され、エミツタ領域がそれぞれ第８
の導電性層Ｃ７１，Ｃ７２……に接続されてい
る。
のコレクタ領域が、それらの共通の第４の導電性
層Ｃ３に接続され、エミツタ領域がそれぞれ第８
の導電性層Ｃ７１，Ｃ７２……に接続されてい
る。
さらに、第３のMIS電界効果トランジスタＭ３
のソース領域、ドレイン領域及びゲート電極が、
第６、第７及び第４の導電性層Ｃ５，Ｃ６及びＣ
３にそれぞれ接続されている。
のソース領域、ドレイン領域及びゲート電極が、
第６、第７及び第４の導電性層Ｃ５，Ｃ６及びＣ
３にそれぞれ接続されている。
第１図及び第２図に示す本発明による半導体イ
ンバータ回路装置は、上述した構成を有するの
で、第４及び第６の導電性層Ｃ３及びＣ５間に第
４の導電性層Ｃ３を正とする動作電源７を接続し
ている状態で、第７の導電性層Ｃ６に、それを入
力線として、正論理をとる論理入力Ａを供給すれ
ば、その論理入力Ａが「１」となることによつ
て、第１及び第２のMIS電界効果トランジスタＭ
１及びＭ２がオフ及びオンとなり、第５の導電性
層Ｃ４に得られる出力が「０」となつて得られ、
このため、バイポーラトランジスタＴ１，Ｔ２…
…がともにオフとなる。このため、第８の導電性
層Ｃ７１，Ｃ７２……が次段の第７の導電性層Ｃ
６に対応している導電性層に接続されているもの
とした場合、その次段の第３のMIS電界効果トラ
ンジスタＭ３に対応しているMIS電界効果トラン
ジスタがオンであるため、第８の導電性層Ｃ７
１，Ｃ７２……に得られる出力が「０」となつて
得られる。
ンバータ回路装置は、上述した構成を有するの
で、第４及び第６の導電性層Ｃ３及びＣ５間に第
４の導電性層Ｃ３を正とする動作電源７を接続し
ている状態で、第７の導電性層Ｃ６に、それを入
力線として、正論理をとる論理入力Ａを供給すれ
ば、その論理入力Ａが「１」となることによつ
て、第１及び第２のMIS電界効果トランジスタＭ
１及びＭ２がオフ及びオンとなり、第５の導電性
層Ｃ４に得られる出力が「０」となつて得られ、
このため、バイポーラトランジスタＴ１，Ｔ２…
…がともにオフとなる。このため、第８の導電性
層Ｃ７１，Ｃ７２……が次段の第７の導電性層Ｃ
６に対応している導電性層に接続されているもの
とした場合、その次段の第３のMIS電界効果トラ
ンジスタＭ３に対応しているMIS電界効果トラン
ジスタがオンであるため、第８の導電性層Ｃ７
１，Ｃ７２……に得られる出力が「０」となつて
得られる。
また、このような状態から、論理入力Ａが
「０」をなれば、第１及び第２のMIS電界効果ト
ランジスタＭ１及びＭ２がそれぞれオフ及びオン
となり、第５の導電性層Ｃ４に得られる出力が
「１」となつて得られ、このため、バイポーラト
ランジスタＴ１，Ｔ２……がともにオンとなるの
で、第８の導電性層Ｃ７１，Ｃ７２……に得られ
る出力が「１」となつて得られる。
「０」をなれば、第１及び第２のMIS電界効果ト
ランジスタＭ１及びＭ２がそれぞれオフ及びオン
となり、第５の導電性層Ｃ４に得られる出力が
「１」となつて得られ、このため、バイポーラト
ランジスタＴ１，Ｔ２……がともにオンとなるの
で、第８の導電性層Ｃ７１，Ｃ７２……に得られ
る出力が「１」となつて得られる。
よつて、第１図及び第２図に示す本発明による
半導体インバータ回路装置によれば、第７の導電
性層Ｃ６に供給される論理入力Ａに対して、第８
の導電性層Ｃ７１，Ｃ７２……から論理入力Ａの
反転している複数の論理出力Ｂ１，Ｂ２……が得
られる、という複数のインバータ機能が得られ
る。
半導体インバータ回路装置によれば、第７の導電
性層Ｃ６に供給される論理入力Ａに対して、第８
の導電性層Ｃ７１，Ｃ７２……から論理入力Ａの
反転している複数の論理出力Ｂ１，Ｂ２……が得
られる、という複数のインバータ機能が得られ
る。
そして、このような機能が、第１のMIS電界効
果トランジスタＭ１のドレイン領域とバイポーラ
トランジスタＴ１，Ｔ２……のベース領域とを共
用している態様を有し、また、バイポーラトラン
ジスタＴ１，Ｔ２……のエミツタ領域が第１の
MIS電界効果トランジスタＭ１のドレイン領域に
形成されている態様を有する、という極めて簡易
小型な構成で得られる、という特徴を有する。
果トランジスタＭ１のドレイン領域とバイポーラ
トランジスタＴ１，Ｔ２……のベース領域とを共
用している態様を有し、また、バイポーラトラン
ジスタＴ１，Ｔ２……のエミツタ領域が第１の
MIS電界効果トランジスタＭ１のドレイン領域に
形成されている態様を有する、という極めて簡易
小型な構成で得られる、という特徴を有する。
また、論理入力Ａが「１」である場合、第１の
MIS電界効果トランジスタＭ１、及びバイポーラ
トランジスタＴ１，Ｔ２……には実質的に電流が
流れないので、上述した機能が少ない消費電力で
得られる、という特徴を有する。
MIS電界効果トランジスタＭ１、及びバイポーラ
トランジスタＴ１，Ｔ２……には実質的に電流が
流れないので、上述した機能が少ない消費電力で
得られる、という特徴を有する。
さらに、上述した機能が、バイポーラトランジ
スタＴ１，Ｔ２……を出力用トランジスタとして
得られ、ところで、バイポーラトランジスタには
MIS電界効果トランジスタに比し大なる電流を流
し得るので、出力線としての第８の導電性層Ｃ７
１，Ｃ７２……に比較的大きな寄生容量が付加さ
れるとしても、これが高速に充電され、よつて、
論理出力Ｂ１，Ｂ２……が高速で得られ、このた
め、上述した機能が高速で得られる、という特徴
も併せ有する。
スタＴ１，Ｔ２……を出力用トランジスタとして
得られ、ところで、バイポーラトランジスタには
MIS電界効果トランジスタに比し大なる電流を流
し得るので、出力線としての第８の導電性層Ｃ７
１，Ｃ７２……に比較的大きな寄生容量が付加さ
れるとしても、これが高速に充電され、よつて、
論理出力Ｂ１，Ｂ２……が高速で得られ、このた
め、上述した機能が高速で得られる、という特徴
も併せ有する。
なお、上述において本発明の一例を示したに留
まり、上述した「Ｎ型」を「Ｐ型」、「Ｐ型」を
「Ｎ型」と読み替え、これに応じて上述した「Ｐ
チヤンネル形」を「Ｎチヤンネル形」、「Ｎチヤン
ネル形」を「Ｐチヤンネル形」、「NPN型」を
「PNP型」と読み替えた構成とすることもでき、
その他、本発明の精神を脱することなしに、種々
の変型、変更をなし得るであろう。
まり、上述した「Ｎ型」を「Ｐ型」、「Ｐ型」を
「Ｎ型」と読み替え、これに応じて上述した「Ｐ
チヤンネル形」を「Ｎチヤンネル形」、「Ｎチヤン
ネル形」を「Ｐチヤンネル形」、「NPN型」を
「PNP型」と読み替えた構成とすることもでき、
その他、本発明の精神を脱することなしに、種々
の変型、変更をなし得るであろう。
第１図は、本発明による半導体インバータ回路
装置の一例を示す略線的平面図である。第２図
は、その−以上の断面図である。第３図は、
第１図及び第２図に示す本発明による半導体イン
バータ回路装置の一例構成を電気回路的に示す図
である。 １…半導体基板、２…主面、Ｑ１〜Ｑ１０…半
導体領域、Ｉ１〜Ｉ３…絶縁層、Ｃ１〜Ｃ６，Ｃ
８，Ｃ７１，Ｃ７２…導電性層、Ｍ１〜Ｍ３…
MIS電界効果トランジスタ、Ｔ１，Ｔ２…バイポ
ーラトランジスタ。
装置の一例を示す略線的平面図である。第２図
は、その−以上の断面図である。第３図は、
第１図及び第２図に示す本発明による半導体イン
バータ回路装置の一例構成を電気回路的に示す図
である。 １…半導体基板、２…主面、Ｑ１〜Ｑ１０…半
導体領域、Ｉ１〜Ｉ３…絶縁層、Ｃ１〜Ｃ６，Ｃ
８，Ｃ７１，Ｃ７２…導電性層、Ｍ１〜Ｍ３…
MIS電界効果トランジスタ、Ｔ１，Ｔ２…バイポ
ーラトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型を有する半導体基板内に、その
主面側から、第１の導電型とは逆の第２の導電型
を有する第１及び第２の半導体領域がそれら間に
第１の導電型を有する第３の半導体領域が得られ
るように形成され且つ第２の導電型を有する第４
の半導体領域が形成され、 上記第１の半導体領域内に、上記主面側から、
第１の導電型を有する複数の第５の半導体領域が
形成され、 上記第４の半導体領域内に、上記主面側から、
第１の導電型を有する第６及び第７の半導体領域
がそれら間に第２の導電型を有する第８の半導体
領域が得られるように形成され、且つ第１の導電
型を有する第９の半導体領域が上記第６の半導体
領域との間に第２の導電型を有する第10の半導体
領域が得られるように形成され、 上記第３、第８及び第10の半導体領域上に、そ
れぞれ第１、第２及び第３の絶縁層を介して、第
１、第２及び第３の導電性層が配され、 上記半導体基板、上記第２の半導体領域及び第
３の導電性層が、電源の一端に接続される第４の
導電性層に連結され、 上記第１の半導体領域が、第５の導電性層を介
して、上記第７の半導体領域に連結され、 上記第４及び第６の半導体領域が、上記電源の
他端に接続される第６の導電性層に連結され、 上記第１及び第２の導電性層及び上記第９の半
導体領域が、入力線としての第７の導電性層に連
結され、 上記複数の第５の半導体領域が、複数の出力線
としての複数の第８の導電性層にそれぞれ連結さ
れ、 上記第１、第２及び第３の半導体領域；上記第
１の絶縁層；及び上記第１の導電性層によつて、
それらをそれぞれドレイン領域、ソース領域及び
チヤンネル形成領域；ゲート絶縁膜；及びゲート
電極とする第１のチヤンネル形のMIS電界効果ト
ランジスタが構成され、 上記第６、第７及び第８の半導体領域；上記第
２の絶縁層；及び上記第２の導電性層によつて、
それらをそれぞれソース領域、ドレイン領域及び
チヤンネル形成領域；ゲート絶縁膜；及びゲート
電極とする第１のチヤンネル形とは逆の第２のチ
ヤンネル形のMIS電界効果トランジスタが構成さ
れ、 上記第６、第９及び第10の半導体領域；上記第
３の絶縁層；及び上記第３の導電性層によつて、
それらをそれぞれソース領域、ドレイン領域及び
チヤンネル形成領域；ゲート絶縁膜；及びゲート
電極とする第２のチヤンネル形のMIS電界効果ト
ランジスタが構成され、 上記半導体基板；上記第１の半導体領域；及び
上記複数の第５の半導体領域によつて、それらを
それぞれ共通コレクタ領域；共通ベース領域；及
び複数のエミツタ領域としている、複数のバイポ
ーラトランジスタが構成されていることを特徴と
する半導体インバータ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132107A JPS5755776A (en) | 1980-09-22 | 1980-09-22 | Semiconductor inverter circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55132107A JPS5755776A (en) | 1980-09-22 | 1980-09-22 | Semiconductor inverter circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5755776A JPS5755776A (en) | 1982-04-02 |
| JPH0150111B2 true JPH0150111B2 (ja) | 1989-10-27 |
Family
ID=15073603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55132107A Granted JPS5755776A (en) | 1980-09-22 | 1980-09-22 | Semiconductor inverter circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5755776A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218365A (ja) * | 1988-02-25 | 1989-08-31 | Fanuc Ltd | インバータ装置 |
| JP2524028B2 (ja) * | 1991-10-04 | 1996-08-14 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2524027B2 (ja) * | 1991-10-04 | 1996-08-14 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP4825585B2 (ja) * | 2006-05-30 | 2011-11-30 | 花王株式会社 | 包装体 |
-
1980
- 1980-09-22 JP JP55132107A patent/JPS5755776A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5755776A (en) | 1982-04-02 |
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