JPH0535927B2

JPH0535927B2 -

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Publication number: JPH0535927B2
Application number: JP60271518A
Authority: JP
Inventors: Masahiro Iwamura; Ikuo Masuda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-10
Filing date: 1985-12-04
Publication date: 1993-05-27
Also published as: JPS61198817A

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明は複合回路に係り、特にバイポーラトラ
ンジスタと電界効果トランジスタとを組み合わせ
た複合回路に関する。〔従来の技術〕相補型電界効果トランジスタを用いた論理回路
としては、第１図ａに示す様にインバータ回路、
第１図ｂに示す様な２入力NAND回路等の
NAND回路、第１図ｃに示す様な２入力NOR回
路等のNOR回路がよく知られている。第１図に
於いて、１０１，１０２，１０３，１０４，１０
５はＰ−チヤネル絶縁ゲート電界効果トランジス
タ（または、Ｐ−チヤネル金属・酸化膜・半導体
電界効果トランジスタとも言うが以下単に
PMOSと称す）であり、１０６，１０７，１０
８，１０９，１１０はＮ−チヤネル絶縁ゲート電
界効果トランジスタ（または、Ｎ−チヤネル金
属・酸化膜・半導体電界効果トランジスタと言う
が、以下単にNMOSと称す）である。第１図に示す様な相補型電界効果トランジスタ
論理回路と同一の論理機能を行う、相補型電界効
果トランジスタとバイポーラトランジスタとを組
み合わせた複合回路としては、例えば第２図に示
す様なインバータ回路が知られている。（例えば、
USP3541353参照）このインバータ回路はPMOS２０１、NMOS
２０２、NPNバイポーラトランジスタ（以下単
にNPNと称す）２１１、PNPバイポーラトラン
ジスタ（以下単にPNPと称す）２１２から構成
される。この回路に於いては、入力２２１が
“０”レベルの時、PMOS２０１はオンとなり
NMOS２０２はオフとなる。したがつてNPN２
１１とPNP２１２のベース電位要上昇し、NPN
はオンとなりPNP２１２はオフとなり、出力２
２２は“１”レベルとなる。入力２２１が“１”
レベルの時、PMOS２０１はオフとなりNMOS
２０２はオンとなる。したがつてNPN２１１と
PNP２１２のベース電位が低下し、NPN２１１
はオフとなりPNP２１２はオンとなり、出力２
２２は“０”レベルとなる。〔発明が解決しようとする問題点〕しかし、バイポーラトランジスタがNPN２１
１とPNP２１２の相補型を用いており、そのス
イツチング特性を合わせるのが困難である。また、アイ・イー・イー・イートランザクシ
ヨンエレクトロンデバイス，1969年11月，
p945〜951（IEEE Trans Electron Devices，
vol，ED−16，No.11，Nov.1969，p945〜951）の
Fig.8には、第３図に示す様なインバータ回路が
記載されている。このインバータ回路はPMOS２０１、NMOS
２０２、第１のNPN３０１、第２のNPN３０２
から構成される。このインバータ回路では第１及
び第２のNPN３０１，３０２がオフになるとき、
ベースに蓄積した寄生電荷を強制的に抜取る手段
がないため該NPN３０１，３０２がオフに切換
わる時間が長くなる。そのため第１、第２の
NPN３０１，３０２がともにオンとなる状態が
長く続き、消費電力が増加するだけでなくスイツ
チング時間も遅くなる。さらに、上記文献のFig.10には、第４図に示す
様なインバータ回路が記載されている。第４図の
インバータ回路は、第３図のインバータ回路に、
NMOS２０３及びPMOS２０４を設けた構成と
なつている。NMOS２０３は第１のNPN３０１
がオンからオフになるとき、ベースに蓄積した寄
生電荷を強制的に抜取る手段を構成し、PMOS
２０４は第２のNPN３０２がオンからオフにな
るとき、ベースに蓄積した寄生電荷を強制的に抜
取る手段であり、これらによつてFig.2のインバ
ータ回路よりは、若干、高速性が得られるが、
NMOS２０３とPMOS２０４が入力INに接続さ
れるので、入力容量が大きくなり、回路の高速性
が得られないという問題がある。これらの従来の技術では、バイポーラトランジ
スタと電界効果トランジスタとの各々の特徴を活
かした低消費電力性と高速性が得られないという
問題点がある。本発明の目的は、以上述べた様な従来の複合回
路の欠点を除去し、バイポーラトランジスタ及び
電界効果トランジスタからなる高速で低消費電力
の複合回路を提供することにある。〔問題点を解決するための手段〕上記目的を達成する本発明の特徴とするところ
は、相補型電界効果トランジスタ論理回路と同一
の理論機能を行うバイポーラトランジスタと相補
型電界効果トランジスタとの複合回路に於いて、・一方導電型のコレクタが第１の電位に、一方
導電型のエミツタが出力に接続される第１のバ
イポーラトランジスタと、・一方導電型のコレクタが上記出力に、一方導
電型のエミツタが第２の電位に接続される第２
のバイポーラトランジスタとを有し、・上記第１のバイポーラトランジスタのベー
ス・コレクタ間に、上記相補型電界効果トラン
ジスタ論理回路中の他方導電型電界効果トラン
ジスタ回路と同一回路形式の第１の電界効果ト
ランジスタ回路を設け、・上記第１のバイポーラトランジスタのベース
と上記第２の電位との間に上記相補型電界効果
トランジスタ論理回路中の一方導電型電界効果
トランジスタ回路と同一回路形式の第２の電界
効果トランジスタ回路を設け、・上記第２のバイポーラトランジスタのベー
ス・コレクタ間に、上記相補型電界効果トラン
ジスタ論理回路中の一方導電型電界効果トラン
ジスタと同一回路形式の第３の電界効果トラン
ジスタ回路を設け、・上記第２のバイポーラトランジスタのベース
と上記第２の電位との間に、上記第１の電界効
果トランジスタ回路と上記第２の電界効果トラ
ンジスタ回路とによつて構成される相補型電界
効果トランジスタ回路の出力に応答する一方導
電型の第４の電界効果トランジスタ回路を設
け、・上記第１、第２、第３の電界効果トランジス
タ回路には、上記相補型電界効果トランジスタ
論理回路中の対応する電界効果トランジスタと
同一の入力を印加することにある。本発明の他の目的及び特徴は、以上に述べる実
施例の説明から明らかとなろう。〔作用〕第４の電界効果トランジスタは、第１のバイポ
ーラトランジスタのエミツタの出力の変化によつ
てスイツチングされる。従つて、入力容量が小さ
くなり、高速動作が可能となる。〔実施例〕第５図において、２１は他方導電型電界効果ト
ランジスタであるPMOS、３１，４１，５１は
一方導電型電界効果トランジスタであるNMOS、
１１，及び１２は第１、及び第２のNPNである。第１のNPN１１のＮコレクタＣは、第１の電
位となる電源電位Vccの電源端子９５に接続さ
れ、ＮエミツタＥは出力Voの端子９０に接続さ
れる。第２のNPN１２のＮコレクタＣは、出力Voの
端子９０に接続され、ＮエミツタＥは第２の電位
となる接地電位GNDに接続される。第１のNPN１１のベースＢ・コレクタＣ間に
は、Fig.１ａに示すCMOSインバータ回路中の
PMOS１０１と同一回路形式のPMOS２１が設
けられる。即ち、PMOS２１のソースＳは電源
端子９５及び第１のNPN１１のコレクタＣに、
また、ドレインＤは第１のNPN１１のベースＢ
に接続される。第１のNPN１１のベースＢと接地電位GNDと
の間に、Fig.１ａに示すCMOSインバータ回路中
のNMOS１０６と同一回路形式のNMOS４１が
設けられる。即ち、NMOS４１のドレインＤは
第１のNPN１１のベースＢ，及びPMOS２１の
ドレインＤに、またソースＳは接地電位GNDに
接続される。第２のNPN１２のベースＢ・コレクタＣ間に
は、Fig.１ａに示すCMOSインバータ回路中の
NMOS１０６と同一回路形式のNMOS３１が設
けられる。即ち、NMOS３１のドレインＤは、
第２のNPN１２のコレクタＣ、第１のNPN１１
のエミツタＥ、及び出力端子９０に、また、ソー
スＳは第２のNPN１２のベースＢに接続される。第２のNPN１２のベースＢと接地電位GNDと
の間に、PMOS２１とNMOS４１とによつて構
成されるCMOSインバータ回路の出力に応答す
るNMOS５１が設けられる。即ち、NMOS５１
のゲートＧは、PMOS２１とNMOS４１とによ
つて構成されるCMOSインバータ回路の出力に
応答する様に、第１のNPN１１のベースＢに接
続され、NMOS５１のドレインＤはNMOS３１
のソースＳ及び第２のNPN１２のベースＢに接
続され、NMOS５１のソースＳは接地電位GND
及び第２のNPN１２のエミツタＥに接続される。
尚、PMOS２１、NMOS３１，４１の各ゲート
は、入力V_Iの端子８０に接続されている。次にインバータ回路の動作を説明する。いま、
入力V_Iが低レベルから高レベルにスイツチする
とPMOS２１はオフ、NMOS４１はオンとなり、
第１のNPN１１のベースは低レベルとなるため
第１のNPN１１およびNMOS５１はオフとな
る。一方、NMOS３１がオンとなるため、第２
のNPN１２がオンし、出力V_Oは高レベルから低
レベルへスイツチする。次に、入力V_Iが高レベルから低レベルにスイ
ツチするとNMOS３１、第２のNPN１２がオフ
となる。一方、PMOS２１がオンとなり、
NMOS４１がオフとなるため、第１のNPN１１
のベースは高レベルにスイツチし、第１のNPN
とNMOS５１がオンする。したがつて出力V_Oは
低レベルから高レベルにスイツチする。ここでNMOS５１の働きは高速スイツチング
のために重要である。NMOS５１はダイナミツ
クデイスチヤージ回路として作用する。すなわ
ち、入力V_Iが低レベルから高レベルにスイツチ
するときPMOS２１はオフし、NMOS４１がオ
ンし、NMOS５１のゲートＧは高レベルから低
レベルにスイツチするためNMOS５１はオフに
なる。したがつて、第２のNPN１２のベースＢ
と接地電位GNDは電流パスが無いため出力V_Oよ
りNMOS３１を通して流れる電流はすべて第２
のNPN１２のベースＢに流れるため、第２の
NPN１２は高速にターン・オンできる。次に、入力V_Iが高レベルから低レベルにスイ
ツチするとき、PMOS２１はオンし、かつ
NMOS４１がオフしNMOS５１のゲートＧは低
レベルから高レベルにスイツチするため、
NMOS５１はオンになる。したがつて、第２の
NPN１２のベースＢは低インピーダンスで接地
され、ベース領域の寄生電荷を速やかに放電す
る。このため、第２のNPN１２のターンオフが
速やかに行われ、第１のNPN１１から流れる電
流はすべて負荷C_Lの充電電流になり、高速に充
電が行われる。いま、入力V_Iが高レベルのとき、PMOS２１
と第１のNPN１１がオフであり、入力V_Iが低レ
ベルのときNMOS３１と第２のNPN１２がオフ
である。したがつて、このインバータ回路は
CMOS回路と同様に定常状態では電力を消費し
ない。ここで、第５図に於いて、NMOS５１のゲー
トＧが入力V_Iの端子８０には接続されるのでは
なく、PMOS２１及びNMOS４１で構成される
CMOS回路の出力に応答するように第１のNPN
１１のベースＢに接続されていることに注目され
たい。即ち、第４図の従来技術に比して入力V_I
の端子に接続されるゲート数が少なく、第５図で
は、入力容量が小さく、高速にスイツチングされ
る。さらに、第５図に於いてNMOS４１のソース
Ｓが第２の電位となる接地電位GNDに接続され
ことにも注目されたい。入力V_Iが低レベルから
高レベルにスイツチするとき、PMOS２１はオ
フし、NMOS４１がオンになるので第１のNPN
１１のベースＢは低インピーダンスに接地され、
ベース領域の寄生電荷を速やかに放電する。即
と、第１のNPN１１のベースＢ領域の寄生電荷
は、第２のNPN１２に何ら影響することなく、
接地電位に放電されるので、Fig.４の従来の技術
に比して、より高速なスイツチング動作となる。第６図は本インバータ回路の入出力特性を示し
ている。回路の論理スレツシヨールド電圧V_LTは
通常電源電圧の1/2の値に設定するが、用途によ
りV_LTを変える場合は第５図のPMOS２１と
NMOS４１のサイズ比を選択することにより、
容易にV_LTを変えることができる。第７図は、第１図ａのCMOSインバータと第
５図の本インバータ回路の負荷容量C_Lに対する
遅延時間特性を示す。図中Ａは第１図ａの
CMOSインバータ回路の遅延時間特性であり、
Ｂは第５図の本実施例インバータの遅延時間特性
である。図より明らかなように第５図の本実施例
インバータ回路は微小負荷領域C₁以下では
CMOSインバータより僅かに遅くなるが、高駆
動能力を要求される高負荷領域でははるかに高速
であることがわかる。第８図は第５図の回路を実現するためのデバイ
ス断面構造を示し、第５図と同一部分は同一番号
を付している。なお、図面の複雑化を避けるため
第５図のPMOS２１、NMOS４１、第１のNPN
１１の部分のみ第８図に示されている。第８図において、１７０はＰ型半導体基板、１
７１は素子相互間を分離するためのＰ型分離層で
ある。PMOS２１はＮ型エピタキシヤル層１７
３を基板としてＰ＋拡散１７４，１７５によりド
レイン、ソース領域が形成される。PMOS２１
の基板１７３はＮ＋拡散１７６によりオーミツク
コンタクトがとられ、電源Vccの端子９５に接続
される。NMOS４１はＮ型エピタキシヤル層上
にＰ型拡散によりウエル領域１８０が形成され、
その中にＮ＋拡散によりソース１８１、ドレイン
１８２が形成される。NMOS４１の基板１８０
はＰ＋拡散１８３によりオーミツクコンタクトが
とられ、接地電位に接続される。なお、１７７，
１８４は夫々、PMOS、NMOSのゲート電極で
あり、ポリシリコンで形成される。第１のNPN１１はＮ型エピタキシヤル層１９
０をコレクタとし、Ｎ＋拡散１９１によりオーミ
ツクコンタクトをとつて電源Vccの端子９５に接
続される。ベースはＰ型ベース拡散１９２により
形成され、その中にＮ＋拡散１９３によりエミツ
タが形成される。なお、図中、NBLとあるのはＮ＋型高濃度埋
込み層であり、主として第１のNPN１１のコレ
クタ抵抗を小さくするために使われている。第９図は２入力NAND回路である。１１及び１２は第５図と同様の第１及び第２の
NPN、２１，２２はPMOS、３１，３２，４１，
４２，５１はNMOSである。第５図と同様に、第１のNPNのコレクタＣは
第１の電位となる電源電位Vccの電源端子９５に
接続され、エミツタＥは出力V_pの端子９０に接
続される。第２のNPN１２のコレクタＣは出力
V_Oの端子９０に接続され、エミツタＥは第２の
電位となる接地電位GNDに接続される。第１のNPN１１のベースＢ・コレクタＣ間に
は、第１図ｂに示すCMOS・２入力NAND回路
中のPMOS１０２，１０３回路と同一回路形式
のPMOS２１，２２の並列回路が設けられてい
る。即ち、PMOS２１，２２のソースＳは電源
端子９５及び第１のNPN１１のコレクタＣに、
また、ドレインＤは第１のNPN１１のベースに
接続される。第１のNPN１１のベースＢと接地電位GNDと
の間に、第１図ｂに示すCMOS・２入力NAND
回路中のNMOS１０７，１０８と同一回路形式
のNMOS４１，４２の直列回路が設けられる。
即ち、NMOS４１のドレインＤは第１のNPN１
１のベースＢ、PMOS２１，２２のドレインＤ
に、またNMOS４１のソースＳはNMOS４２の
ドレインＤに接続される。NMOS４２のソース
Ｓは、第２の電位となる接地電位GNDに接続さ
れる。第２のNPN１２のベースＢ・コレクタＣ間に
は、第１図ｂに示すCMOS・２入力NAND回路
中のNMOS１０７，１０８と同一回路形式の
NMOS３１，３２の並列回路が設けられる。即
ち、PMOS３１のドレインＤは、第２のNPN１
２のコレクタＣ及び出力Voの端子９０に、また
NMOS３１のソースＳはNMOS３２ののドレイ
ンＤに接続される。NMOS３２のソースＳは、
第２のNPN１２のベースＢに接続される。第２のNPN１２のベースＢと接地電位GNDと
の間に、PMOS２１，２２の並列回路とNMOS
４１，４２の直列回路とによつて構成される
CMOS・２入力NAND回路の出力に応答する
NMOS５１が設けられる。即ち、NMOS５１の
ゲートＧは、PMOS２１，２２の並列回路と
NMOS４１，４２の直列回路とによつて構成さ
れるCMOS・２入力NAND回路の出力に応答す
る様に、第１のNPN１１のベースＢに接続され、
NMOS５１のドレインＤはNMOS５１のソース
Ｓ及び第２のNPN１２のベースＢに接続され、
NMOS５１のソースＳは接地電位GND及び第２
のNPN１２のエミツタＥに接続される。 PMOS２１，２２の並列回路、NMOS３１，
３２の直列回路、NMOS４１，４２の直列回路
には、第１図ｂのCMOS・２入力NAND回路中
の対応するNMOS、PMOSと同一の入力V_Iが入
力端子８０，８１から印加される。次に２入力NAND回路の動作を説明する表１は２入力NAND回路の論理動作を示すも
のである。

【表】まず、入力８０，８１のどちらかが“０”レベ
ルの時、PMOS２１，２２のどちらかがオンに
なり、NMOS４１，４２のどちらかがオフとな
る。従つてPMOS２１，２２のうちのオンした
方を通して流れる電流は、NMOS４１，４２の
うちのオフした方で阻止されるので、第一の
NPN１１のベース及びNMOS５１のゲートＧ以
外には殆んど流れず、第一のNPN１１のベース
電位及びNMOS５１のゲート電位が上昇し、第
一のNPN１１及びNMOS５１はオンとなる。こ
の時、NMOS３１，３２のうちどちらかがオフ
となるので第二のNPN１２へのベース電流の供
給が止まると共に、NMOS５１がオンとなるの
で、第２のNPN１２のベースＢは低インピーダ
ンスに接地され、ベース領域の寄生電荷を速やか
に放電する。つまり、第二のNPN１２はオフに
なる。従つて、第一のNPNのエミツタ電流は出
力端子９０に接続される負荷（図示せず）を充電
し、出力V_Oは急速に“１”レベルとなる。入力８０，８１の両方が“０”レベルの時、
PMOS２１，２２の両方がオンとなり、NMOS
４１，４２及びNMOS３１，３２が両方オフと
なる。従つて、動作は上記と同じで出力V_Oは
“１”レベルとなる。一方、入力８０，８１の両方が“１”レベルの
時、PMOS２１，２２の両方がオフとなり、
NMOS４１，４２の両方がオンとなる。このと
き、PMOS２１，２２が共にオフとなるので第
一のNPN１１へのベース電流の供給が止まり、
第１のNPNのベース蓄積電荷及び、PMOS２１，
２２と第１のベースがもつ寄生容量の電荷が
NMOS４１，４２を介して接地電位GNDに抜取
られるので、第一のNPN１１は急速にオフにな
る。さらに、NMOS５１もオフとなる。また、
NMOS３１，３２がオンになり、ドレインとソ
ースとの間が短絡されるので、第二のNPN１２
のベースに“１”レベルの出力端子９０から電流
が供給され第二のNPN１２は急速にオンとなる。
従つて、出力V_Oの端子９０は急速に“０”レベ
ルとなる。本回路によれば、第１のNPN１１が
オンする時、NMOS４１、あるいは、４２がオ
フしているので、PMOS２１あるいは２２の電
流が全て第一のNPN１１のベース及びNMOS５
１のゲートに流れるので、第一のNPN１１が急
速にオンする。また第１のNPN１１がオフする
時、第１のNPN１１のベース回りの電荷が、オ
ン状態のNMOS４１，４２を介して、接地電位
GNDに引抜かれるので第一のNPN１１が急速に
オフし、第一のNPN１１と第二のNPN１２が同
時にオンしている時間が従来に比して短くなり、
貫通電流が減少し消費電力が小さくなる。更に、
第二のNPN１２は貫通電流が殆んどないので出
力V_Oの端子９０に付く電荷のみをコレクタ電流
として流せば良いので高速化が図れる。尚、本回路では二入力NAND回路を例にとつ
て説明したが、三入力NAND回路、四入力
NAND回路等の一般のｋ入力NAND回路に適用
できる。第１０図は２入力NOR回路である。１１及び１２は第５図、第７図と同様の第１及
び第２のNPN、２１，２２はPMOS、３１，３
２，４１，４２，５１はNMOSである。第５図、第９図と同様に、第１のNPNのコレ
クタＣは第１の電位となる電源電位Vccの電源端
子９５に接続され、エミツタＥは出力Voの端子
９０に接続される。第２のNPN１２のコレクタ
Ｃは出力Voの端子９０に接続され、エミツタＥ
は第２の電位となる接地電位GNDに接続される。第１のNPN１１のベースＢ・コレクタＣ間に
は、第１図ｃに示すCMOS・２入力NOR回路中
のPMOS１０４，１０５の直列回路と同一回路
形式のPMOS２１，２２の直列回路が設けられ
る。即ち、PMOS２１のソースＳは電源端子９
５及び第１のNPN１１のコレクタＣに、また、
ドレインＤはPMOS２２のソースＳに接続され
る。PMOS２２のドレインＤは第１のNPN１１
のベースに接続される。第１のNPN１１のベースＢと接地電位GNDと
の間に、第１図ｃに示すCMOS・２入力NOR回
路中のNMOS１０９，１１０と同一回路形式の
NMOS４１，４２の並列回路が設けられる。即
ち、NMOS４１，４２のドレインＤは第１の
NPN１１のベースＢ、PMOS２２のドレインＤ
に、またNMOS４１，４２のソースＳは、第２
の電位となる接地電位GNDに接続される。第２のNPN１２のベースＢ・コレクタ間には、
第１図ｃに示すCMOS・２入力NAND回路中の
NMOS１０９，１１０と同一回路形式のNMOS
３１，３２の並列回路が設けられる。即ち、
NMOS３１，３２のドレインＤは、第２のNPN
１２のコレクタＣ及び出力V_Oの端子９０に、ま
たNMOS３１，３２のソースＳは、第２のNPN
１２のベースＢに接続される。第２のNPN１２のベースＢと接地電位GNDと
の間に、PMOS２１，２２の直列回路とNMOS
４１，４２の並列回路とによつて構成される
CMOS・２入力NOR回路の出力に応答する
NMOS５１が設けられる。即ち、NMOS５１の
ゲートＧは、PMOS２１，２２の直列回路と
NMOS４１，４２の並列回路とによつて構成さ
れるCMOS・２入力NOR回路の出力に応答する
様に、第１のNPN１１のベースＢに接続され、
NMOS５１のドレインＤはNMOS３１，３２の
ソースＳ及び第２のNPN１２のベースＢに接続
され、NMOS５１のソースＳは接地電位GND及
び第２のNPN１２のエミツタＥに接続される。 PMOS２１，２２の直列回路、NMOS３１，
３２の並列回路、NMOS４１，４２の並列回路
には、第１図ｃのCMOS・２入力NOR回路中の
対応するNMOS、PMOSと同一の入力V_Iが入力
端子８０，８１から印加される。次に２入力NOR回路の動作を説明する。表２は本回路の論理動作を示すものである。

〔発明の効果〕

本発明によれば、電界効果トランジスタ及びバ
イポーラトランジスタからなる高速で低消費電力
の複合回路を得ることができる。

【図面の簡単な説明】

第１図は従来の技術であるCMOS論理回路を
示す図、第２図、第３図、第４図は従来の技術で
あるインバータ回路を示す図、第５図はインバー
タ回路を示す図、第６図は第５図のインバータ回
路の伝達特性を示す図、第７図は第５図のインバ
ータ回路の遅延時間特性を示す図、第８図は第５
図のインバータ回路のデバイス断面構造を示す
図、第９図は２入力NAND回路を示す図、第１
０図は２入力NOR回路を示す図、第１１図は本
発明の第１の実施例となるインバータ回路を示す
図、第１２図は本発明の第２の実施例となる２入
力NAND回路を示す図、第１３図は本発明の第
３の実施例となる２入力NOR回路を示す図であ
る。１１，１２……NPNバイポーラトランジスタ、
２１，２２……PMOSトランジスタ、３１，３
２，４１，４２，５１……NMOSトランジスタ。

Claims

【特許請求の範囲】１一方導電型のコレクタと他方導電型のベース
と一方導電型のエミツタとを有し、コレクタが第
１の電源端子に接続され、エミツタが出力端子に
接続されている第１のバイポーラトランジスタ
と、一方導電型のコレクタと他方導電型のベースと
一方導電型のエミツタとを有し、コレクタが上記
出力端子に接続され、エミツタが第２の電源端子
に接続されている第２のバイポーラトランジスタ
と、少なくとも１つの入力端子に印加される入力信
号に応答して、上記第１の電源端子から上記第１
のバイポーラトランジスタのベースへの電流路を
形成する少なくとも１つの他方導電型電界効果ト
ランジスタと、上記入力端子に印加される上記入力信号に応答
して、上記出力端子から上記第２のバイポーラト
ランジスタのベースへの電流路を形成する少なく
とも１つの第１の一方導電型電界効果トランジス
タと、上記入力端子に印加される上記入力信号に応答
して、上記第１のバイポーラトランジスタのベー
スから蓄積電荷を引き抜く、少なくとも１つの第
２の一方導電型電界効果トランジスタと、上記第１のバイポーラトランジスタのエミツタ
信号に応答して、上記第２のバイポーラトランジ
スタのベースから蓄積電荷を引き抜く第３の一方
導電型電界効果トランジスタとを具備することを
特徴とする半導体集積回路装置。２特許請求の範囲第１項において、２入力NAND回路に適用したことを特徴とす
る半導体集積回路装置。３特許請求の範囲第１項において、２入力NOR回路に適用したことを特徴とする
半導体集積回路装置。