JPH01502379A - 低漏洩ｃｍｏｓ／絶縁基板装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 低漏洩０ＭＯ８／絶縁基板装置及びその製造方法この発明はサファイア上のシリ コン（ＳＯＳ）のような絶縁基板上の相補金属酸化半導体（０ＭＯ８）　回路の 形成、特にチャネル領域に高度に制御された欠陥密度プロフィルを保持する電界 効果型トランジスタ（ＦＥＴ）のような装置を製造する方法に関する。

関連技術の説明 支持絶縁基板上にエピタキシャル付着されたシリコンのような隼結晶半導体層か ら構成されている複合基板を用いる利点は良く認識されている。このような利点 には、電荷活性領域の間の寄生キヤ／譬シタンスの実質的な減少と、近接する活 性装置の間に流れる漏洩電流の効果的な除去がある。これはサファイア（Ａｔ２ ０３）のような誘電率の高い絶縁材料を基板として使用し、装置内の漏れ電流導 通パスが基板を通らなければならないようにすることによって達成される。

ＦＩＴの製造の先行技術として典型的な方法では、薄いドーピングされていない シリコン層をサファイア基板の頂部に付着させて分離されたアイランドあるいは メイサにエツチングし、次にｐチャネル装置に意図されたアイランドが７オトレ ジストで被覆され、ホウ素のようなｐ型ドーノ臂ントが１チヤネルのアイランド に注入される。次にこの工程が逆になってｎチャネル装置が７オトレジストで被 覆され、ｐチャネルアイランドにリンあるいはヒ素のような！Ｉ型ドーパントが 注入される。そしてフォトレジストが除去され、酸化金属（あるいはぼりシリコ ン）層がダート領域に付着され、ソース及びドレイン領域がイオン注入され、ダ ート、ソース及びドレインコンタクトがアイランド上に形成されていた。

一般的にドー／４ントの注入はイオン注入器によって行われていた。注入Ｆｉ９ ００℃で２０ないし３０分間行うような高温アニールによって活性化され、この アニールによって注入によって生じた損傷も減少される。ドーパント注入の性質 によって少なくとも３つの最終装置／ヤラメータが影響を受ける。すなわちＦＥ Ｔをオンに切換える電圧しきい値を確立し、短いチャネルのトランジスタのノ４ ンチスルー電圧を決定し、サファイア基板とのパックｒ−）インターフェイスに 沿ってトランジスタを通る漏洩電流を制御する。

従来のＳＯ８技術では、サファイア基板付近のシリコンの結晶品質は通常サファ イアから離れた部分はどは良好ではなく、格子欠陥の密度がかなシ高い。これは シリコンとサファイアの格子間隔が似てはいるが同一でないためである。このた めシリコンがサファイアを覆−て成長してｂる場合は欠陥１度を高くして望まし くなり、その結果欠陥領域のドーパント注入が効果的に活性化されず、よシ高品 質のシリコンと同じ電子活性レベルを得るためによシ高い濃度のドーパントを注 入しなければならない。従来のＣＭＯ８／ＳＯ８装置に関連する別の問題点は、 サファイア基板の付近のアイランドの端部の欠陥密度が高いために、この端部に 沿ってソースとドレインの間に漏洩電流が生じる傾向があることである。このた め寄生トランジスタが形成され、電圧しきい値が所望値よシも低くなシ、ダート 電圧が意図したしきい値レベルに達する前にオンになってしまう。この問題は特 に勘チャネル装置において顕著でらる。シリコン／サファイアインターフェイス に沿ったパックゲート漏洩電流もまた問題でるる。

上記のパックダート及び端部漏洩電流は放射線で照射されている期間中増加する 傾向にｌ）、放射環境においてはＣＭＯ８／　ＳＯ８回路故障の主要な原因でろ る。

装置が通常の環境において満足に動作するとしても、よシ“耐放射性”にするこ とが望ましい。

絶縁基板付近の半導体格子欠陥密度を効果的に減少させる技術は、米国特許出願 第４５０９９９０号（本発明の譲シ請は人であるヒ為−ズエアクラフトカンパニ ーにパラハラド・ケー・パスデフによって１９８５年４月６日に譲渡された）に 記載されている。この特許発特表千１−５０２３７９　（４） 明ではウェハ全体を通して、特に絶縁基板とウェアとのインターフェイス付近の 半導体層の品性質を改善するための“固体相エピタキシ“方法が開示されている 。

個々の回路装置を形成する前に、半導体の障壁層部分を絶縁基板付近の深さにま で非晶質化するのに十分な注入エネルギー及び量で、ウェハ全体に沿ってイオン 種が半導体層に注入される。次に半導体層の上部の非結晶化されていない部分を 結晶シードとして用いることによって、障壁層を再結晶させるために高温アニー ルによってアモルファス障壁層を再成長させる。このようにして半導体格子構造 は全体を通してよシ均−化される。そして半導体層は分離アイランドにエツチン グされ、従来の技術を用いて回路装置が形成される。

この固体相エピタキシ技術によシ、半導体層の厚みが完全に均一で既知であるな らば一貫して良好な回路構成が得られる。残念ながらこの付着技術では、ウェハ 上の異なる位置で半導体フィルムの厚みにランダムな変化が起こる。従って半導 体フィルムの名目上（ターダット）の厚みにまで延出する障壁アモルファス層を 形成するために一定のイオン種注入を行っても、注入されたイオンによって半導 体が基板にまでずっと非晶質化することはなく、半導体層は常に名目上よシ薄く 、下方絶縁基板付近に欠陥半導体のフィルムを残す。又一方では非晶質化シリコ ン注入を用ｖｆｃｓｏｓ構成で、シリコン層が名目上よりも薄いならば、実質的 に注入されたシリコンイオンの部分はサファイアに移動し、サファイアから放出 されたアルミニウムはシリコンに戻る。このアルミニウムの１自動ドーピングは １チヤネル装置では大きな欠点ではないが、ｐチャネル装置では重要な問題でｈ ｂｓｐチャネル装置のドーピングを否定し、パックチャネル漏洩を増大してしま う。

この問題の以前の解決方法では、シリコンイオンをシリコン層の名目上の厚み全 部に注入することを避けていた。このためｐチャネル装置のアルミニウム自動ド ーピングの問題を減少させることはできるが、一方、サファイア基板付近のシリ コンにさらに格子欠陥を残す。従ってパックチャネル電流の増加を克服するため に、固相エピタキシ技術のもともとの利益のいくらかは相殺されてしまってｔ” 　ｆｃ　＃発明の概要 上記の問題に鑑みて１本発明の目的は理想的な固相エピタキシ工程のドーパント 活性効率を実現し、過剰なパックダート漏洩電流や低しきい値電圧寄生トランジ スタを回避し、処理時間おるいは処理費用をらまシ増大させず、しかも耐放射性 のあるような絶縁基板上のＣＭＯ８回路および関連回路構成を提供することにあ る。

この目的は、ウェハの半導体層が分離アイランドに分けられる前にウェハ上で行 われる従来の固相エピタキシ工程と反対に、アイランドのドーパント活性効率に 関連して個々のアイランドに固相エピタキシ工程を実行することによって達成さ れる０分離イオン種注人はｎチャネル及びｐチャネル装置に対して実行される。

同一アイランドのｐ型及びカ型ドーパント注入はイオン種注入の前かおるいは後 に実行される。望ましい方法ではドーパント注入の前にイオン種注入を行い。

ドーノ臂ント分布プロフィルの１チヤネリングテーリング″を回避する。ドーパ ント及びイオン種注入に続き、イオン種注入によって形成されるアモルファス埋 設層が再成長されて、半導体アイランドの非晶質にならなかった部分を第１の比 較的低温のアニールでの結晶シードとして用いることによって、再結晶埋設層を 形成する。次にドーパントが高温アニールによって活性化される。ＦＥＴの例で は絶縁及び導通ゲート層を形成し、ゞ苑ソースとドレイン注入を行うことにより て、装置が完成する。

半導体層の与えられた名目上の厚みでは、イオン種が扉チャネルアイランドの名 目上のアイランドの厚みよシも深く、又ｐチャネルアイランドの名目上のアイラ ンドの厚みよりは浅く注入されることが望ましい。

これは上記のｐチャネル装置のアルミニウムの自動ド−ピングの問題を避けるた めである。しかしこのことＫよシ、ｎチャネル装置の半導体アイランドの深さ全 体を通し、イオン種を下方基板にまで注入することによって格子欠陥を回避する ことができる。アルミニウムの自動ドーピングの問題は通常ホウ素でドーピング されるｎチャネル装置では重要ではなく、半導体へのアルミニウムの放出は勘チ ャネルドーピングレベルを増大させるだけである。これはもしその方が望ましけ ればホウ素ドーピングレベルを減少させることによって補償することができる。

しかしアルミニウム自動ドーピングは基板／半導体インターフェイス付近に局在 してバックチャネル漏洩電流が減少されるため、ホウ素ドーピングを減少させず とも普通は望ましいことである。所望ならば、半導体層を分離アイランドに分割 する前にウェハ上で予備の固体相エピタキシ工程を実行することができる。

本発明のこれらの利点及び他の利点は、添付図面と共に以下の望ましい実施例の 詳細な説明によって当該分野の専門家には明確でろろう。

図面の説明 第１図は発明の工程のシーケンスを示す流れ図である。

第２図および第３図はイオン種のｐチャネル及び１チヤネル装置への注入を示す 部分的断面図でおる。

特表千１−５０２３７９　（５） 第４図は半導体層よりも僅かに浅い所で行われる第５図はイオン種の注入におけ る注入エネルギー及び線量の効果を示すグラフである。

第６図は本発明によって克服される寄生トランジスタ状態を示すＦＥＴの断面斜 視図である。

発明の詳細な説明 第１図は、絶縁基板の表面に単結晶半導体アイランドを設け、それによって高速 集積回路を形成にするのに非常に望ましｈ複合構成を形成する本発明の基本的な 工程を示す流れ図である。この方法は広い範囲の半導体及び絶縁材料に適用する ことができる。米国特許第３３９３０８８号（αアルミニウム酸化物上のシリコ ン）、米国特許比８３４１４４３４号（スピネル絶縁上のシリコン）、米国特許 出願第３６６４８６６号（絶縁基板上のＩＩｄ　−Ｖｉｍ半導体化合物）を参照 されたい。以下の説明を簡略化するために、基本的に真性なシリコンを典型的な 半導体材料として用い、サファイア（ＡｔｚＯｓ）を典型的な絶縁材料として用 いる。従って以下に記載された特定の実施例は、本発明を実施することができる いろいろな材料の組み合わせのほんの１例を表わしているに過ぎない。

典型的な工程では、まずシリコン層がサファイア基板上にエピタキシャルに付着 される。基板を準備しエピタキシャル付着を行う方法は当該分野で知られている 。例えば米国特許出願第３５０８９６２号、米国特許出願第３５４６０３６号及 びジェイ・シー・ピーンらによる１アモルファスシリコンのレーデ誘導されたエ ピタキシの基板及びビー２ング効果＝　（１９７９年２月発行、応用物理ジャー ナル、第５０巻、第２号、第８８１頁ないしｇｓ　８５頁）参照。サファイア基 板の厚みは約ＩＯないし１３ミルでちることが望ましい。望ましい結晶方向は米 国特許第４５０９９９０号明細書に記載されている。

エピタキシャルシリコン層は化学蒸気付着法（ＣＶＤ）法によってサファイア表 面に付着されるのが望ましい。

エピタキシャル層のＣＶＤ成長は、約９１０℃で適切な反応炉内でシラン（Ｓｉ Ｈ４）を化学分解することによって行われるのが望ましい。エピタキシャル成長 は、約０．３ないし２．４ミクμン／分、望ましくは２．４ミクロン／分の成長 速度で厚みが０．１ないしＯ，３ミクロンの間でシリコンエピタキシャル層を形 成するように制御することが望ましい。基板の形成をさらに促進するために、フ ィルムの最小の厚みは実質的に連続シリコンフィルムの表面を均一な表面にする ぐらいに十分にしなければならない。適切なシリコン／サファイア構成は市場に おいて、カリフォルニア州、サン・ジエゴにアルユニオン壷カーバイド・インコ ーホレーテッドの結晶製品部で入手可能である。

基板上にシリコンフィルムを付着させた後、米国特許第４５０９９９０号明細書 に開示さ几ているウエノ１全体の固相エピタキシ処理を選択的な第４工程として 行うことができる。この選択的表工程は最終的な回路構成においてシリコンアイ ランドの均質性を改善させるが、分離処理工程が付加されるために回路製造の時 間とコストを増加させる。

シリコンフィルムが準備されると、良く知られたエツチング技術によって工程６ においてシリコンフィルムは分離アイランドに分けられる。各アイランドには最 終的にＦＥＴかあるいは他の回路装置を設ける。このアイランドは絶縁基板によ って相互に分離され、絶縁基板の働きにより近接するアイランドの間の漏洩電流 も回避される。

製造過程の次の工程はチャネル注入工程である。

注入の順番は重要ではないが、図示された実施例ではまずｐチャネル装置が７オ トレジスト、または電子ビームレジストのようなレジスト材料で被覆され、ｎチ ャネル装置のｐ型ドーパントの注入が工程８で行われる。次にｎチャネル装置が フォトレゾストで被覆され。

開口部がｐチャネル装置に形成されて工程１０においてｎ型ドーパントが注入さ れる。典型的なｐ型ドー／ぐントはホウ素でｓｒ、！ｌ型ドーパントとしてはリ ンあるいはヒ素が用いられる。ドーピング技術は良く知られている。

本発明によると、アイランドは工程１２においてチャネル注入工程の一部として 固相エピタキシ法で処理される・これはｎチャネル及びｐチャネルアイランドで 別々に行われる。イオン種はアイランドのそれぞれのドーパント注入の前かある ｈは後にアイランドに注入される。以下に説明されているように、ｎチャネル及 びｐチャネルアイランドのそれぞれの型のアイランドはドーパント注入として同 じ工程の間に異なる深さまでイオン種で注入され、また他の型のアイランドはフ ォトレジストで被覆されるようにイオン種の差動注入が行われて、他に類のない 利点が得られる。

イオン種は、各アイランドの障壁アモルファスシリコン層が実質的に結晶シリコ ン層によって被覆されるようにするために、アイランド層の露出表面を通して注 入される。シリコンエピタキシャル層では１表面の結晶シリコン層が汚染するの を防ぐために、やはりイオン種としてシリコンが望ましい。他のイオン種、好ま しくはアルゴンやネオンのような不活性種も用いられる。ドーパントチャネル注 入と同じ製造工程でイオン種の注入を行うことによって、製造時間を増加させる ことはないため、製造コストがよけいにかかることもほとんどない。

チャネル注入工程が完了すると、各アイランドには、もとから存在していた格子 欠陥が除去されているサファイア基板の付近にアモルファス埋設層が形成されて いる。次にアイランドの上方結晶部分を結晶シードとして用す、低温アニール工 程１４において、アモルファス埋設層を通して上から下にシリコン格子構造が再 成長される。アイランドの上方部分における結晶構造にはサファイア基板に近接 するもとからの結晶構造のような欠陥密度はほとんどないため、アイランドの上 方部分をシードとして用いた埋設層の再成長により１再成長した障壁層の欠陥密 度を非常に減少させることができる。低温アニールは約ｓｏｏ℃なｌ、−ｉ　Ｌ 　９００℃の範囲にわたって実行することができるが、約６００℃の温度が望ま しい。低温では再結晶時間が指数的に増大し、実質的に高い温度では再結晶速度 が速すぎてさらに結晶欠陥を生じる。再結晶アニールは約３０分ないし３時間を 必要とする。

一旦再結晶が完了すると、８５０℃ないし１１００℃の適切な温度範囲における よシ高い温度での７ニールエ程１６において、注入されたチャネルドーパントが 活性化される。これは通常的２０ないし３０分かかる通常の炉によるアニールか 、あるいはフラッシェランプシステムで得られるような高速熱アニールである。

上記のようにアイランドが形成されると、従来の方法でＦＥＴが形成される。こ れは、アイランドのゲート部分に絶縁ダート酸化（ｓｔｏ２）層を成長させ（工 程１８）、それぞれのダート酸化層に導通金属（おるいはポリシリコン）層を付 着させ（工程２０）、ソース及びドレイン注入を実行しく２２）、さらに適切な コンタクトを各ＦＥＴのダート、ソース及びドレインに設ける（２４）工程から 成る。

第２図及び第３図にはｐチャネル及びｎチャネル装置において差動埋設層が形成 されている本発明の重要な態様が示されている。第２図ではサファイア基板２６ が、ｂ型ドー／４′ントで注入されてｐチャネルＦＥＴのベースを形成している 第１のシリコンアイランド２８と、ｐ型ドーパントで注入されてｎチャネルＦＥ Ｔのペースを形成している第２のシリコンアイランド３０で覆われている。ｐ型 アイランド３０はフォトレジスト層３２によって被覆され、一方フオドレジスト は通常のマスクエツチング法によってｎ型アイランド２８から除去されてアイラ ンドが露出されている。そしてイオン橿、望ましくはシリコンが矢印３４で示さ れているようにウェハに向けられる。露出しているｎ型アイランド２８にはイオ ン種が注入さｆＬ、一方ｐ！アイランド３０はフォトレジストによって保護され て注入は受け取らない。注入されたシリコンイオンのエネルギー及び密度は、イ オンがサファイア基板の付近でしかも基板よシわずかに上の空間に非晶質埋設層 ３６を形成する深さに注入されるように、選択される。

こうして注入の深さを控え目に選択することによって、サファイア基板からアル ミニウムの自動１ドーピングが起こらないようにして、シリコン層の厚みの通常 の変化に適応させることができる。

イオン注入エネルギー及び量は、絶縁基板を通るこのイオンの生毒残シのエネル ギーと量の積が、シリコン層２８の正常な厚みの変化にもかかわらず、基板の損 傷密度しきい値よりも小さいように１選択される。

アイランドの厚みが通常のシリコン層の厚みとほぼ等しいか、あるいはよシ大き いときには、結果的に非晶質化されず再成長されない、もとの格子欠陥が維持さ れているサファイア基板のすぐ近くの薄いシリコン層３８が生じることになる。

しかしこの欠陥層３８は固相エピタキシ処理の前のもとの不足層よシも薄いため 、装置の製造において若干の改善が達成される。これは基本的に米国特許第４５ ０９９９０号のウニ八全体に取り入れられた方法である。

第３図では処理されたｎ型アイランド２８が７オトレジスト４０で被覆され、ｐ 型アイランド３０を覆っているフォトレジスト層３２は除去されて、シリコンイ オン４２の別のビームによって放射するために露出させる。このイオンはｎ型チ ャネル２８を注入するのに用いられるイオンビームよシもエネルギー及び密度が よシ大きいため、アモルファス障壁層４４はサファイア基板とのインターフェイ スにまで延出する。そのため基板自体の格子構造はある程度まで損傷する。

注入の深さをよシ大きくすることの利点は、基本的にアイランドの欠陥部分全体 の非晶質化の完了が保証されて、非晶質部分が高品質のシリコンに、サファイア 基板に達するまで再成長することである。アルミニウムの１自動ドーピングはサ ファイアにイオン注入されることによって起こシ、アルミニウムイオンがシリコ ンアイランドに放出される一方、アルミニウムはホウ素ドーΔントと同じ周期律 表の列にあり、″′自動ドーピング１は単にホウ素の注入によって引き起こされ るドーピングレベルを増大させるだけである。このドーピングレベルの増大はホ ウ素の注入量を減少させることによって補償することができる。しかしドーピン グレベルの増大はシリコン／サファイアインターフェイス付近に局在しておシ、 完成したｎチャネルトランジスタのソースとドレインの間のパックチャネル漏洩 電流を減少させる効果がある。これは非常に望ましいことでおるため、ホウ素ド ーピングのもとのレベルは変化させる必要はない。

基板上のｐチャネル装置のすべてにイオン種を同時によ）小さな深さにまで注入 することができ、基板上のｎチャネル装置のすべてはよシ大きな深さに同時に処 理することができる。従ってＦＥＴの相補対は広い範囲のＣＭＯ８形成に適用す ることができる。

イオン種の注入の密度は一般的にシリコンアイランドへの深さに関するガラス分 布を表す。第４図にはｐチャネル装置のイオン注入密度分布が示されておシ、こ こではシリコン／サファイアインターフェイスのわずかに上に注入が集中してい る。注入されたイオンの統計上の分布では、シリコンアイランド２８の露出され た表面力ｔら下の距離ＲｐＱ所に中心最大値がある。ＲｐもＲｐを中心とする注 入イオン分布の標準偏差ｄＲｐも。

半導体材料と注入されるイオン種の種類に依存している。ＲｐとｄＲｐは又イオ ン注入エネルギーと直接に比例し、両者とも注入エネルギーに対応して増加する 。シリコンイオンがいろいろなエネルギーでシリコン材料に注入される場合、共 通のイオン種及び半導体材料を組み合わせた他の多くの場合と同様に％ＲＰ及び ｄＲｐＯ値が決定され表にされている。ジェイ・エイ・ギぎンズ、ダプリュ・エ フ・ジ１ンンン、ニス・〆ツリエ・マイロロアによる“投影領域統計学′″（ス トラスツールにあるハルステッドブレス発行％１９７５年、第２版）を参照せよ 。

注入イオンの濃度はＲｐの深さにおいて最大であるため、シリコン結晶格子構成 の最大分裂はＲｐにおいて自然に起こる。しかしＲｐ付近に実質的に対称に分布 されたシリコン層３６０部分（第２図参照）を粉砕し。

それによって非晶質化するには十分な数のイオンを注入しなければならない。ア モルファス層の幅は実質的に、与えられた注入エネルギーで注入される時のイオ ン量の対応する増加に依存しているか、おるいは増加量に伴って増加する。注入 エネルギーの増加によシイオンの注入分布が広がり、それによってアモルファス 層の幅が維持されるか、あるいは増大される。

与えられたイオン種の注入エネルギー及びイオン量は、完全ではないにしても、 実質的なアモルファス層がＲｐを中心に生成され、はぼＲｐマイナス１．５　ｄ ＲｐからＲｐプラス１．５　ｄＲｐの範囲に延在するように選択される。アモル ファス層３６０幅が約３　ｄＲｐ　Ｋまで達しそれを越えるのに必要な注入エネ ルギー及びイオン量は十分に得ることができる。ｐチャネル装置のアモルファス 層３６をサファイア基板よシ僅かに上に設けるために、初期結晶シリコンアイラ ンド２８の名目上の厚みはＲｐプラスｄＲｐよシ僅かに大きくなければならない 。

ｐチャネル装置の注入エネルギー及びイオン量はサファイア基板の損傷密度しき い値を越えないように制限され、透過イオンの平均エネルギー掛ける結晶表面を 透過するイオン量として定義される。任意の結晶絶縁材料の損傷密度しきい値は 、例えばエム・ダプリエ・、トンプソンによる“金属の欠陥及び放射損傷”（１ ９６９年にマサチューセッツ州ケンブリッジのケンブリッジ大学出版より出版） に述べられているように。

見積もることができる。

第５図には注入の深さに対するイオンエネルギー及び量を変える効果が示されて いる。図示されているように、高エネルギーの高い注入量４６が、同じ平均の深 さであるが、高エネルギーの低い注入量４８よシ広い領域を得る。低エネルギで 高い注入量５０は高エネルギ注入よりも小さい平均深さであるが、一方、低エネ ルギーの低い注入量５２は平均の注入の深さは同じであるが、低エネルギーの高 い注入量５０よりもよ）狭い領域でおる。この特徴はｐチャネル及びｎチャネル 装置の注入仕様を選択するのに用いられる。

特別な試みでは、名目の厚みが０．３ミクロンのシリコンアイランドがサファイ ア基板に形成された。ｐチャネルアイランドに１５０　ＩＣｅＶで１．ｌＸ１０ 　イオン／ａｍ２においてシリコンイオンが注入された。一方、ｎチャネル装置 ｔｄ　２００　ＫｅＶ　テ１．５　Ｘ　１０”（、ｔ　７　／ｌ：ｄ’　テシリ コンイオ・ンが注入された。一般的に上記の利点が見られる一方で、パックチャ ネルの漏洩がｐチャネル装置で僅かに増加し、注入エネルギーは１５０　Ｋ＠Ｖ よ）小さいことが望ましいことが指摘される場合がある。

第６図は本発明に従って形成されるＦＥＴ全体の裁断された斜視図である。サフ ァイア基板５６上にはシリコンアイランド５４が形成される。アイランドの頂部 及び側面には酸化層（Ｓｉｎ２）　５　Ｂが形成され、その中央部はダートとな り、酸化層の上には導電金属（ある％Ａはポリシリコン）層６０が設けられる。

すなわち導電層及び酸化層の両方が従来の方法によって形成される。ソース／ド レイン注入が実行され、その後にアイランド６２０片側がソースとして作用し、 アイランド６４の反対側はドレインとして作用する。ダート、ソース及びドレイ ンコンタクトはそれぞれ図示されているように、６６．６１１．７０に設けられ る。

本発明の利点の１つは、シリコン格子構造がサファイア基板付近で欠陥があるよ うな装置で生じる寄生トランジスタの効果的なしきい値の制御ができることであ る。これらの欠陥領域の結果電圧しきい値は低くなり、寄生トランジスタがＦＥ Ｔに望ましい電圧よシ低い電圧でオンになる。トランジスタの導通は通常ダート 酸化物５８とシリコンアイランドの間のインターフェイスに沿って、すなわちア イランドの頂部とその側面の両方に沿って起こる。先行技術の装置では、この領 域のシリコン結晶構造が貧弱でるるために、基板付近の活性ドー／ｆントイオン がよシ少ない。このためアイランドの側壁の底部のしきい値電圧が酸化物／シリ コンインターフェイスの残りに沿った電圧よシも小さくなシ、装置が設計された 電圧よ）屯低いｒ−）電圧で電流が流れることになる。７２と７４で指示された 斜線領域の各側壁に沿って望ましくない電流が流れ、サファイア基板が近付くに つれ、効果的なしきい値電圧がアイランドへの深さが増大するに伴って減少する 。

したがって所望のしきｂ値電圧に達する前にオンになるような寄生トランジスタ が生成される。この問題は、本発明によりアイランド全体のシリコン結晶構造を 均一にすることによって解決される。本発明でドーノ４ントの活性が増大される ことによシ、寄生側壁カチャネルトランジスタの正のしきい値電圧がシフトし、 又ｐチャネル装置の同じ様に望ましい負のしきい値電圧がシフトする。寄生トラ ンジスタの問題はｎチャネル装置にお騒て特に著しく、上記のように本発明では ｎチャネル装置の格子の均一程度が最大になりている。

本発明によって欠陥密度が減少されていることによシ、生成／再結合中心を除去 し又トランジスタルｎ接合空乏領域における小数キャリア寿命を増大させること によって、ｎチャネル及びｐチャネル装置の両方の漏洩電流が減少される。さら にドー、ｐ４ント活性効率が増大することによシ、シリコン／サファイアインタ ーフェイスに存在する任意の固定電荷を中和し、ｎチャネル及びｐチャネルトラ ンジスタのパックチャネルに沿った反対方向の電流の漏洩を回避することができ る。

以上ｎチャネル及びｐチャネル装置が差動的に動作している０ＭＯ８ｑ　ＦＥＴ 　を形成する方法が図示され、説明された。望ましい実施例の上記の説明に鑑み て。

数多くの変形や代替実施例を作ることができる。例えばシリコンイオン種をシリ コンアイランドに関連して説明したが、砒ガリウム（ＧａＡｓ）装置にヒ素イオ ン種を導入することができる。一般的にイオン種は、おるいは半導体と同じ元素 でちるか、その構成要素でろる。

また本発明はエンファンスメント型ＦＥＴに関して説明しているが、デグレシ冒 ン型装置にも全く同様に適用可能でるる、さらにここで記載した材料の改善方法 は、ごく小さな変形で相補ＭＥＳＦＥＴ　、　ＪＦＥＴ　、ノぐイポーラトラン ジスタ、あるいはＭＯＳ　）う／ジスタその他の半導体装置の形成に適用するこ とができる。用いられた特定の半導体及び絶縁材料、特定の導通型の半導体層、 特定のイオン種、イオン量及び注入エネルギー及び処理時間と温度はすべて記載 された限度で変形することができる。さらに、いろいろな材料を処理し、半導体 材料を結縁体にエピタキシャル付着させてソース、ドレイン、酸化層及びポリシ リコン層を形成する工程を含む特定の従来良く知られた方法は、本発明の特徴を 不明瞭にしないようにするために、詳細には説明しなかった。従って本発明は添 付の請求の範囲によりての特表平１−５０２３７９　（９） 国際調査報告 ｍｗ＋ｗ−自＾−＄１１１４”・ＰＣＴ／υ５８８１００１１７国際調査報告

Claims (40)

【特許請求の範囲】
1. １．１対の半導体装置のための１対のアイランドを形成する方法において、 ａ）絶縁基板上に薄い半導体層を形成し、ｂ）半導体層から１対のアイランドを 形成し、ｃ）１）アイランドの一方にｐ型ドーパントを注入し別のアイランドに ｎ型ドーパントを注入して、それぞれｎチャネル及びｐチャネル装置を形成し、 ２）絶縁基板の近くで各アイランドの埋設層を非結晶化するのに十分な注入エネ ルギー及び量で各アイラントにイオン種を注入し、 ３）半導体アイランドの非結晶化されない部分を結晶シードとして用いることに よって、非結晶化された埋設層を再成長させて再結晶された埋設層を形成し、４ ）ｐ型及びｎ型ドーパントを活性化させるアイランドにイオン注入する工程を有 していることを特徴とする方法。
2. ２．アイラんドが共通の名目上の厚みで形成され、イオン種がｐ型チャネルより もｎ型チャネルに深く注入される請求の範囲第１項に記載の方法。
3. ３．イオン種がｎ型アイランドの名目上の厚みのアイランドよりも非常に深く注 入され、ｐ型アイランドの名目上の厚みよりも浅く注入される請求の範囲第２項 に記載の方法。
4. ４．絶縁基板がサファイアから形成され、ｐ型ドーパントがほう素である請求の 範囲第３項に記載の方法。
5. ５．アモルファス埋設層が第１の焼きなましによって再成長し、ドーパントが第 １の焼きなましよりも高い温度の第２の焼き左ましによって活性化される請求の 範囲第１項に記載の方法。
6. ６．イオン種がドパントが注入される前に注入される請求の範囲第１項に記載の 方法。
7. ７．ドーパントがイオン種が注入される前に注入される請求の範囲第１項に記載 の方法。
8. ８．基板付近の半導体内の埋設層を非結晶化するために十分な注入エネルギー及 び量で半導体層にイオン種を注入し、半導体層の非結晶化されない部分を再結晶 シードとして用いることによって半導体層の前記非結晶化された埋設層を再成長 させて再結晶障壁層を形成することにより、アイランドを形成する前に基板及び 半導体層が準偏される請求の範囲第１項に記載の方法。
9. ９．絶縁基板上の薄い半導体材料から構成されているＭＯＳ装置のアイランドを 活性化させる方法において、ドーパントをアイランドに注入し、 絶縁基板付近のアイランドの埋設層を非結晶化するのに十分な注入エネルギー及 び量でイオン種をアイランドに注入し、 アイランドの非結晶化されない部分を再結晶シードとして用いることによって非 結晶化された埋設層を再成長させて再結晶埋設層を形成し、 ドーパントを活性化させる工程から成る方法。
10. １０．アイランドの厚みが名目上の厚さを有し、ドーパントがｐ型であり、イオ ン種が名目上のアイランドの厚みよりも深く注入される請求の範囲第９項に記載 の方法。
11. １１．基板がサファイアから形成され、Ｐ型ドーパントがほう素である請求の範 囲第１０項に記載の方法。
12. １２．アイランドの厚みが名目上の厚さを有し、ドーパントがｎ型であり、イオ ン種が名目上のアイランドの厚みよりも浅く注入される請求の範囲第９項に記載 の方法。
13. １３．非結晶埋設層が第１の焼きなましによって再成長し、トーパントが第１の 焼きなましよりも高い温度の第２の焼きなましによって活性化される請求の範囲 第９項に記載の方法。
14. １４．イオン種がドーパントよりも前に注入される請求の範囲第９項に記載の方 法。
15. １５．ドーパントがイオン種の前に注入される請求の範囲第９項に記載の方法。
16. １６．電界効果型トランジスタ（ＦＥＴ）の相補対を形成する方法において、 絶縁基板上に薄い半導体層を形成し、 半導体層から第１及び第２のアイランドをエッチングして形成し、 第２のアイランドをマスクし、ある１つの極性の第１のドーパントを第１のアイ ランドに注入し、第１のアイランドをマスクし、極性が反対の第２のドーパント を第２のアイランドに注入し、絶縁基板付近の各アイランドの埋設層を非結晶化 するのに十分左注入エネルギー及び重で各アイランドにイオン種を注入し、 アイランドの非結晶化されない部分を結晶シードとして用いることによって、非 結晶化された埋設層を再成長させるのに十分左第１の温度でアイランドに第１の 焼きなましを実行して再結晶埋設層を形成し、第１の温度よりも高くドーパント を活性化させるのに十分左第２の温度でアイランドに第２の焼きなましを実行し 、 絶縁及び導通ダート層を形成しソース及びドレイン注入をアイランドに実行して ＦＥＴを完成させる工程から成る方法。
17. １７．アイランドが共通の名目上の厚みで形成され、１つのアイランドにはｐ型 ドーパントが、別のアイランドにはｎ型ドーパントが注入され、ｐ型にドープさ れたアイランドには名目上のアイランドの厚みよりも大きた深さにイオン種が注 入され、ｎ型にドープされたアイランドには名目上のアイランドの厚みよりも浅 くイオン種が注入される請求の範囲第１６項に記載の方法。
18. １８．半導体及びイオン種がシリコンであり、基板がサファイアであり、名目上 のアイランドの厚みが約０．３ミクロンであり、イオン種が約２００ＫｅＶ以上 のエネルギー及び約１．５×１０１５イオン／ｃｍ２の重でｐ型にドープされた アイランドに注入される請求の範囲第１７項に記載の方法。
19. １９．イオン種が、約１５０ＫｅＶ以下のエネルギーで約１ないし１×１０１５ イオン／ｃｍ２の量でｎ型にドープされたアイランドに注入される請求の範囲第 １８項に記載の方法。
20. ２０．絶縁基板がサファイアから形成され、ｐ型ドーパントがほう素である請求 の範囲第１７項に記載の方法。
21. ２１．前記イオン種が半導体と同一要素から成るか、あるいは前記半導体の構成 要素である請求の範囲第１６項に記載の方法。
22. ２２．前記半導体及び前記イオン種がシリコンである請求の範囲第２１項に記載 の方法。
23. ２３．前記半導体がＧａＡ■であり前記イオン種がヒ素である請求の範囲第２１ 項に記載の方法。
24. ２４．イオン種がドーパントが注入される前に注入される請求の範囲第１６項に 記載の方法。
25. ２５．ドーパントがイオン種が注入される前に注入される請求の範囲第１６項に 記載の方法。
26. ２６．第１の焼きなましが約５００℃ないし９００℃の範囲内の温度で行われ、 第２の焼きなましが約８５０℃ないし１１００℃の範囲内のより高い温度で行わ れる請求の範囲第１６項に記載の方法。
27. ２７．相補型金属酸化半導体（ＣＭＯＳ）回路構成において、 絶縁基板と、 基板上に形成された少なくとも１つのｎ型チャネル及びｐ型チャネル電界効果型 トランジスタ（ＦＥＴ）とを具備し、 各ＦＥＴが、 基板付近の再結晶化された埋設層を有する活性化された半導体アイランドて、埋 設層がｐ型チャネルＦＥＴよりもｎ型チャネルＦＥＴ内で深くされているアイラ ンドと、 アイランド上のグート酸化層と、 酸化層上のグート導通層と、アイランド上のソース及びドレイン領域と、グート 、ソース及びドレインコンタクトから構成されている相補型金属酸化半導体（Ｃ ＭＯＳ）回路。
28. ２８．アイランドの厚みが共通の名目上の厚さを有し、ｎチャネルＦＥＴの再結 晶化された埋設層が前記名目上の厚みよりも深く、ＰチャネルＦＥＴの再結晶化 された埋設層が前記名目上の厚みよりも深い請求の範囲第２７項に記載のＣＭＯ Ｓ回路。
29. ２９．絶縁基板がサファイアから形成され、ｎチャネルＦＥＴがほう素でドーピ ングされている請求の範囲第２８項に記載のＣＭＯＳ回路。
30. ３０．各ＦＥＴの再結晶化された埋設層がイオン種の焼きなまし注入によって生 成される請求の範囲第２７項に記載のＣＭＯＳ回路。
31. ３１．前記イオン種が前記半導体と同一要素から成るか、あるいは前記半導体の 構成要素から成る請求の範囲第３０項に記載のＣＭＯＳ回路。
32. ３２．前記半導体及び前記イオン種がシリコンである請求の範囲第３１項に記載 のＣＭＯＳ回路。
33. ３３．前記半導体がＧａＡ■であり前記イオン種がヒ素である請求の範囲第３１ 項に記載のＣＭＯＳ回路。
34. ３４．１対のｎチャネル及びｐチャネル半導体回路装置のベース構造であって、 絶縁基板と、 各装置のための活性化された半導体アイランドであって、各アイランドが基板付 近内に再結晶化された埋設層を有し、この埋設層がｐ型チャネル装置よりもｎ型 チャネル装置で深いような半導体アイランドとから構成されているベース構造。
35. ３５．アイランドの厚みが共通の名目上の厚さを有し、ｎ型チャネル装置の再結 晶化された埋設層が前記名目上の厚みより深く、ｐ型チャネル装置の再結晶化さ れた埋設層が前記名目上の厚みよりも浅い請求の範囲第３４項に記載のベース構 造。
36. ３６．絶縁基板がサファイアから形成されｎチャネルアイランドがほう素でドー ピングされている請求の範囲第３５項に記載のベース構造。
37. ３７．各装置の再結晶化された埋設層がイオン種の焼きなまし注入によって生成 される請求の範囲第３４項に記載のベース構造。
38. ３８．前記イオン種が前記半導体と同一要素から成るか、あるいは前記半導体の 構成要素である請求の範囲第３７項に記載のベース構造。
39. ３９．前記半導体及び前記イオン種がシリコンである請求の範囲第３８項に記載 のベース構造。
40. ４０．前記半導体がＧａＡ■であり前記イオン種がヒ素である請求の範囲第３８ 項に記載のベース構造。