JPH02191341A - Ｍｏｓ形電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯＳ形電界効果トランジスタの製造方法、
特にそのソース・ドレイン拡散層の製造方法に関するも
のである。

（＃ｉ（来の技術） ＶＬＳＩの集積度を増大させるため、ＭＯ３形電界効果
トランジスタ（以下、ＭＯＳ−ＦＥＴという）において
は、そのゲート長の微細化に伴いソース・ドレイン拡散
領域の接合深さを浅くすることが要求されている。通常
、拡散領域の形成にはイオン注入法が用いられ、ｎ’　
／ｐ接合を形成する場合にはＡｓ＋　またはＰ＋、ｐ＋
／ｎ接合を形成する場合にはＢ　またはＢＦ２　　の注
入が行なわれている。

浅い接合を形成するに際し、イオン注入時に生じるチャ
ネリング現象が障害となることが広く知られている。チ
ャネリングは、イオン等の荷電粒子が単結晶に入射しな
とき、原子配列のすき間を抜けて深く進入してゆく現象
である。この現象は質俄数の小さなイオンで顕著となり
、浅い接合を形成するために低エネルギーでのイオン注
入を行なっても、接合深さはそれ程浅くならない。その
ため、軽い元素であるＢ等を用いたｐ＋／ｎの浅接合を
通常のイオン注入法で形成することは困難であり、これ
を克服するための試みがなされている。

従来、この種の技術としては、（Ａ）　Ｊ、Ａｐｐｌ、
Ｐｈｙｓ、６０　［７］　（１９８６−１，０）　（米
）Ｐ。

２４２２−２４３８、及び（Ｂ）エックステンプイツト
　アブストラクト　オン　ザ　２０（ＥＸｔｅｎｄｅｄ
　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　２０ｔｈ）　　
（１９８８１ｎｔｅｒｎａｔｉｏｎａｌ　）コンファレ
ンス　オン　ソリッド　ステイト　デバイス　アンド　
マテリアル、東京（Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏ
ｌ　ｉｄ　５ｔａｔｅ　［）ｃｖｉｃｅｓ　ａｎｄ　Ｈ
ａｔｅｒｉａｌｓ、Ｔｏｋｙｏ　　＞　　　（１９８８
）　　　（日）Ｐ、　　　１０５−１０８に開示される
ものがあった。これらの文献（Ａ＞及び（Ｂ）はチャネ
リング現象を防止するなめ、ゲート電極を形成した後、
ソース・ドレイン拡散層の形成予定領域にＳｉ＋を注入
することによってその領域を非晶質化し、その後に１（
１”２　　等を注入する方法を提案している。

しかし、このようにして形成されたｐ＋／ｎ接合は、前
記文献（Ａ）に示されている如く、逆バイアスでの接合
リーク電流が通常のイオン注入法いよるものに比較して
非常に大きくなり、実用に耐えられないおそれがある。

その原因は、Ｓｉ″注入によって非晶質化された領域と
結晶領域の境界に生じた欠陥が、ＢＦ２　注入後のアニ
ールによっても２次欠陥として残留することにある。こ
の２次欠陥がｐ　　／ｎ空乏層内に存在するため、ここ
で発生するキャリアが接合リークを引き起こすのである
。

これに対し、前記文献（Ｂ）に示されるようＧこ、ＢＦ
２＋注入後のアニールを施した際に２次欠陥領域が８１
層内に入るようなイオン注入条件を設定することにより
、接合リーク電流を低減することができる。しかし、文
献（Ｂ）に記載された第２図に示される如く、このよう
なイオン注入条件では、Ｂ　Ｆ　２　　の横方向（イオ
ン注入方向に垂直な方向）のチャネリングが抑えられな
いため、１４Ｆ２＋領域１０が非晶質領域１１から逸脱
してゲート電極１２下へ侵入し、ＭＯＳ−ＦＥＴの実効
ゲート長が短くなってしまうおそれがある。こ１−ｔを
防止するため、文献（Ｂ）はソース・ドレイン形成予定
領域にＳｔ＋を斜め方向から注入することを提唱してい
る。

（発明が解決しようとする課題） しかしながら、上記構成のＭＯＳ−ＦＥＴの製造方法に
おいては次のような課題があった。

即ち、浅い接合を形成するために、ゲート電極形成後に
Ｓｉ＋イオン注入を施して非晶質領域を＋ 形成した後、Ｂ　またはＢＦ−のイオン注入を行なう方
法を用いた場合、前記文献（Ａ＞に記載される如く注入
角度を約７°程度に固定した通常のイオン注入法では、
横方向チャネリングを防止できる程度の深い非晶質領域
を形成すると接合リーク電流の増大を招く。一方、非晶
質領域を浅くすれば、チャネリングによる実効チャネル
長の減少を生じてしまう。

また、前記文献（Ｂ）の如くソース・ドレイン形成予定
領域のそれぞれに８１　を斜め方向から注入するために
は、イオン注入装置を回転可能にする等の改造が必要に
なる。さらに、２次欠陥領域の位置が接合の全域でＰ　
Ｍ内に入るようにするためには、イオン注入条件の煩雑
な調整作業が必要になるという問題もある。

本発明は、前記従来技術がもっていた課題として、接合
リーク電流が増大する点、及び接合リーク電流の低減を
図るためには煩雑な調整作業とイオン注入装置の改造が
必要となる点について解決したＭＯＳ−ＦＥＴの製造方
法を提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、半導体基板のｎ形
層上に素子分離用のフィールド酸化膜を形成する工程と
、前記ｎ形層上におけるゲート酸化膜の形成前もしくは
形成後にＳｌ　、Ｇｅ　　、Ｓｎ　　、Ａｓ　　、Ｐ　
　及びＳｂ　　のいずれかをイオン注入し、前記フィー
ルド酸化膜に囲まれた前記ｎ形層のＭＯＳ−ＦＥＴ形成
予定領域のほぼ全域に所定深さの非晶質領域を形成する
工程と、前記非晶質領域及び前記ゲート酸化膜の形成後
にそのゲート酸化膜上の所定位置にゲート電極を形成す
る工程と、前記ゲート電極をマスクとしてＢ′及びＢＦ
２＋のいずれかをイオン注入し、前記非晶質領域中にソ
ース・ドレイン拡散層を形成する工程とを、順に施すよ
うにしたものである。

前記非晶笛領域の前記所定深さは、その非晶質領域の前
記ｎ形層側の界面と前記ソース・トレイン拡散層との距
雛がｐ＋／ｎ接合により形成される空乏層の厚さより大
きくなるようにすることが効果的である。

また、前記非晶質領域を形成した後、前記Ｂ＋及びＢＦ
２　のいずれかのイオン注入終了までの工程におけるプ
ロセス温度を６００℃より低くするとよい。

（作用） 本発明によれば、以上のようにＭＯＳ−ＦＥＴの製造方
法を構成したので、ゲート電極を形成する前に、ＭＯＳ
−ＦＥＴ形成予定領域のほぼ全域に所定深さの非晶質領
域を形成する工程は、その後に形成されるゲート電極下
をも非晶質化し、後工程におけるＢ　またはＢＦ２　の
イオン注入に際し、イオン注入方向及びそれに垂直な横
方向へのチャネリング現象を防止するように働く。また
、接合リーク電流を生じさせる２次欠陥をソース・ドレ
イン拡散層から極力遠ざけ、接合リーク電流の増大を防
ぐ働きをする。しかも、従来のようなイオン注入装置の
改造や注入条件の煩雑な調整作業を不要ならしめる。

さらに、非晶質領域の深さをｐ　　／ｎ接合による空乏
層の厚さより深くすることは、前記接合リーク電流をよ
り確実かつ効果的に減少させるように働く。

前記非晶質領域を形成後、Ｂ　またはＢＦ２＋の注入終
了までの工程において、そのプロセス温度を例えば６０
０℃未満に保つことにより、非晶質領域の再結晶化を抑
制し、チャネリング現象を確実に防止できる。

従って、前記課題を解決することができるのである。

（実施例） 第１図（ａ）〜（ｄ）は本発明の実施例を示すＭＯＳ−
ＦＥＴの製造工程図である。以下、図の順番に従ってそ
の製造方法を説明する。

（１）第１図（ａ）の工程 先ず、通常の製造プロセスにより、例えばｐ形Ｓｉ半導
体基板１にｎ形つェル２等のｎ形層を形成した後、基板
１上に素子分離用のフィールド酸化膜３を形成する。フ
ィールド酸化膜３の下には、必要に応じてチャネルスト
ップ用のイオン注入を行なう。ｎ形つェル２の深さは通
常２μｍ程度とし、そのイオン濃度はＩ　Ｘ　１０１７
ｃｍ’程度とする。また、フィールド酸化膜３の膜厚は
６００　ｎｍ程度とする。

次いで、フィールド酸化膜３間に膜厚２０ｎｍ程度のゲ
ート酸化膜４を形成し、ＭＯＳ−ＦＥＴのしきい値電圧
を調整するＶ１コントロールのためのイオン注入を行な
う。

（２）第１図（ｂ）の工程 次に、ｎ形つェル２内におけるＭＯＳ−ＦＥＴの形成予
定領域、即ちフィールド酸化膜３に囲まれかつ後工程で
形成されるｐ　　／ｎ接合の空乏層を含む領域の全域に
、Ｓｌ　を注入して非晶質領域５を形成する。ここに、
ＭＯＳ−ＦＥＴ形成予定領域の全域に非晶質領域５を形
成するのは、非晶質領域５と結晶領域の界面に発生する
２次欠陥が、ｐ　　／ｎ接合の空乏層の外側に位置する
ようにするためである。

例えば、ｐ形つェル２のイオン濃度を１×１０１７ｃｍ
’とすると、逆バイアス電圧をＩＯＶとしなときの空乏
層幅は０．３３μｍと見積れるので、ＭＯＳ−ＦＥＴの
使用電圧により０．３〜０．５μｍ程度の深さの非晶質
領域５を形成すればよい。いま、０．５μｍの深さの非
晶質領域５を形成するのであれば、Ｓｌ　を１．５×１
０１５ｃｍ””程度のドーズとし、注入エネルギーを５
０ｋｅＶ、２００ｋｅＶ、４００ｋｅＶ程度とした３回
のイオン注入を行なえばよい。このイオン注入により、
はぼ０．５μｍ以上の膜厚を有するフィールド酸化Ｍ３
の領域下を除き非晶質化がなされる。また、注入された
イオンが横方向に拡がることによるフィールド酸化Ｍ３
下への侵入もみられ、フィールド酸化Ｍ３端部からその
０．３〜０．４μｍ程度内側まで非晶質領域５が食い込
んで形成される。

（３）第１図（ｃ）の工程 次に、ゲート酸化膜４上に所定位置にゲート電極６を形
成する。ゲート電極６は通常ｎ　ポリシリコンまたはｐ
　ポリシリコンを用いて形成するが、その際のプロセス
温度に注意する必要がある。Ｊ、Ａｐｐｌ、Ｐｈｙｓ、
±９　［７］　　（１９７８−７＞（米）Ｐ、３９０６
によれば、Ｓｉ＋注入により形成された深さ０，５μｍ
の非晶質領域５は、例えば（１００）基板を用いた場合
、６００℃のプロセス温度にウェハをさらすと約１０分
で結晶化してしまう。

それ故、ｎ　ポリシリコンをゲート電極とする場合は、
通常のプロセスとは異なりＳｉ２Ｈ６とＰＨ３を用いて
成膜温度を５００〜５３０℃程度としたＣＶＤによるの
が好適である。また、ｐ＋ポリシリコンをゲート電極に
するのであれば、Ｓｉ２Ｈ６とＢ２ＨｅまたはＳｉ２Ｈ
６のみにより同程度の温度におけるＣＶＤでｐ＋ポリシ
リコンまたはノンドープポリシリコンを形成するのがよ
い。ノンドープポリシリコンは、後工程のソース・ドレ
イン用のイオン注入において、同時にｐ　ポリシリコン
とすることができる。

ゲート酸化ＪＩＩ４上にｎｌまなはｐ＋ポリシリコン等
を成長させた後、これに通常のホトリソグラフィ及びエ
ツチングを施すことにより、図示のようなゲート電極６
が得られる。

続いて、ゲート電極６をマスクとしてＢ　まなはＢＦ２
＋のイオン注入を行ない、非晶質領域５内にＰ　層から
成るソース・ドレイン拡散層７を形成する。例えば、接
合深さを１００〜１３０ｎｍ程度とするならば、約３０
ｋｅＶの注入エネルギーで２×１０１５ｃｍ−２程度の
ＢＦ２＋のイオン注入を行なう。その際、注入される領
域が非晶質となっているので、チャネリングを生じるこ
となく浅い接合が形成される。

（４）第１図（ｄ）の工程 次に、６００〜７００℃程度の高温で再結晶化アニール
を施す。次いで、例えばランプ加熱方式のアニール装置
によって９００〜１０００℃、１０秒間程度のアニール
を施し、注入された各種ドーパントの活性化を行なうこ
とにより、図示の構造が得られる。

その後、この上に図示しない眉間絶縁膜を形成して所定
のコンタクトホールを形成した後、アルミニウム等から
成る配線層を形成し、さらにその上に保護膜の形成等を
行なう。その際、これらの活性化アニール後の工程にお
いて、活性化アニールの温度より高温もしくは同程度の
温度でも長時間の熱処理を施すのであれば、前記Ｂ＋ま
たはＢＦ２　　の注入エネルギーは、これらの熱処理で
所望の接合深さが得られるように調整しておく必要があ
る。

以上のようにして製造された第１図（ｄ）のＭＯＳ−Ｆ
ＥＴにおいて、非晶質と結晶の界面に残留する２次欠陥
８は約０．５μｍ程度の深さにあり、最もソース・ドレ
イン拡散層７に近づくフィールド酸化ｍ３付近において
も、その離間距離は０．３〜０゜４μｍ程度となる。こ
れに対し、ソース・ドレイン拡散層７に１０Ｖ程度の逆
バイアス電圧をかけたとしても、拡散層７の外側に拡が
る空乏層の厚さは０．３μｍ程度以下となる。それ故、
２次欠陥８の影響を受けることはないので、接合リーク
電流は通常のｐ４／ｎ接合における値を示す。

また、ゲート電極６直下の領域も非晶質化されているの
で、前記文献（Ｂ）で問題となった横方向のチャネリン
グ現象も防止することができる。

それ故、実効ゲート長が短くなるという問題も解決され
る。２次欠陥８は、ｎ形つェル２と基板１間のｎ−ｐ接
合におけるリーク電流を増大させる可能性も考えられる
が、２次欠陥の位置はウェル２と基板１の接合界面から
１．５μｍ程度薄れているので、実際にはリーク電流の
増大を生じることはない。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば次のような変形例が挙げられる。

（イ）　第１図（ａ）〜（ｄ）では、ゲート酸化膜４を
形成した後に８１　をイオン注入するものとしたが、ゲ
ート酸化膜４の形成が５３０〜６００℃以下の低温で可
能なプロセスを用いる場合には、ゲート酸化膜４の形成
前にＳｌ　をイオン注入してもよい。

（ロ）　前記実施例では非晶質化用のイオンとしてＳｉ
＋を用いる場合を示したが、これに代えてＧｅ＋、Ｓｎ
＋を用いることもできる。また、ｎ形つェル２の濃度を
適切に調整すれば、Ａｓ　　、Ｐ＋、Ｓｂ＋等のｎ形相
のイオンを注入しても同様の結果が得られる。

（ハ）　前記実施例ではＳｉ半導体基板１として（１０
０）基板を用いるものとしたが、（１１１）基板を用い
てもよい。（１１１）基板を用いれば、再結晶化速度を
（１００）基板の１／２５程度に減少できるので、ゲー
ト電極６の形成温度を６００°Ｃとしても十分なプロセ
ス時間をとることができる。

（ニ）　ゲート電極６の材質に、低抵抗ゲート電極材料
として将来のＶＬＳＩに有望視されているＭｏ、Ｗ等の
高融点金属を用いることもできる。

これらを用いることは、プロセス温度を低温化できるの
で、本発明に好適である。しかしこの場合は、イオン注
入マスクとして高融点金属上にＰＳＧ、ＢＰＳＧ、ＮＳ
Ｇ等の絶縁膜の形成が必要である。また、ゲート電極６
の構造は、所謂ＬＤＤ楕遣のものであっても本発明の適
用が可能である。

（ホ）　前記実施例はｎ形つェル２にｐチャネルＭＯＳ
−ＦＥＴを作る場合を例示したが、本発明はｎ形基板に
直接ＩＶＩＯ８−ＦＥＴを形成しても同様の効果が得ら
れる。

（発明の効果） 以上詳細に説明したように本発明によれば、ゲート電極
を形成する前に、ＭＯＳ−ＦＥＴ形成予定領域のほぼ全
域に非晶質領域を形成するようにしたので、その後のソ
ース・ドレイン拡散層形成に際し、Ｂ＋またはＢＦ２＋
のイオン注入を行なってもチャネリング現象を生じるお
それがない。

それ故、所定の浅い接合を容易かつ確実に形成すること
ができる。

また、接合リーク電流を生じるおそれのある２次欠陥を
ｐ＋／ｎ接合によって形成される空乏層の外に存在させ
ることにより、接合リーク電流の少ない浅接合を容易に
実現することができる。

さらに、Ｓｉ半導体基板として（１００）基板を用いる
場合には、非晶質領域の形成後からＢ１またはＢＦ、＋
のイオン注入終了までのプロセス温度を例えば６００℃
より低くすることにより、信頼性の高い浅接合がより効
果的に得られる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は、本発明の実施例におけるＭＯ
３形電界効果トランジスタの製造方法を示す製造工程図
、第２図は従来のＭＯＳ型電界効果トランジスタの製造
過程における部分断面図である。 １・・・・・・半導体基板、２・・・・・・ｎ形つェル
、３・・・・・・フィールド酸化膜、４・・・・・・ゲ
ート酸化膜、５・・・・・・非晶質領域、６・・・・・
・ゲート電極、７・・・・・・ソース・ドレイン拡散層
、８・・・・・・２次欠陥。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板のｎ形層上に素子分離用のフィールド酸
   化膜を形成する工程と、 前記ｎ形層上におけるゲート酸化膜の形成前もしくは形
   成後にＳｉ＾＋、Ｇｅ＾＋、Ｓｎ＾＋、Ａｓ＾＋、Ｐ＾
   ＋及びＳｂ＾＋のいずれかをイオン注入し、前記フィー
   ルド酸化膜に囲まれた前記ｎ形層のＭＯＳ形電界効果ト
   ランジスタ形成予定領域のほぼ全域に所定深さの非晶質
   領域を形成する工程と、前記非晶質領域及び前記ゲート
   酸化膜の形成後にそのゲート酸化膜上の所定位置にゲー
   ト電極を形成する工程と、 前記ゲート電極をマスクとしてＢ＾＋及び ＢＦ＿２＾＋のいずれかをイオン注入し、前記非晶質領
   域中にソース・ドレイン拡散層を形成する工程とを、 順に施すことを特徴とするＭＯＳ形電界効果トランジス
   タの製造方法。 ２、請求項１記載のＭＯＳ形電界効果トランジスタの製
   造方法において、 前記非晶質領域の前記所定深さは、その非晶質領域の前
   記ｎ形層側の界面と前記ソース・ドレイン拡散層との距
   離がｐ＾＋／ｎ接合により形成される空乏層の厚さより
   大きくなるようにするＭＯＳ形電界効果トランジスタの
   製造方法。