JPS6317227B2 - - Google Patents
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- Publication number
- JPS6317227B2 JPS6317227B2 JP56062882A JP6288281A JPS6317227B2 JP S6317227 B2 JPS6317227 B2 JP S6317227B2 JP 56062882 A JP56062882 A JP 56062882A JP 6288281 A JP6288281 A JP 6288281A JP S6317227 B2 JPS6317227 B2 JP S6317227B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- isolation
- field effect
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体素子の分離方法にかかり、集
積回路の集積素子間を電気的に分離する方法を提
供しようとするものである。
積回路の集積素子間を電気的に分離する方法を提
供しようとするものである。
集積回路を同一の基板を用いて製造する場合、
各々の能動素子あるいは受動素子を電気的に分離
する必要がある。これら集積素子を分離すること
は、直接集積回路の特性に結びつくため、より完
全な分離方法が望まれている。たとえばシリコン
基板を用いた集積回路においては、通常、ｐ−ｎ
接合による分離方法が用いられている。しかし、
ｐ−ｎ接合による分離においては、接合面に接合
容量が存在するため、これら分離された領域には
容量が存在することになる。このため、集積回路
としての動作速度は、本来の半導体装置の動作速
度に制限を与える。
各々の能動素子あるいは受動素子を電気的に分離
する必要がある。これら集積素子を分離すること
は、直接集積回路の特性に結びつくため、より完
全な分離方法が望まれている。たとえばシリコン
基板を用いた集積回路においては、通常、ｐ−ｎ
接合による分離方法が用いられている。しかし、
ｐ−ｎ接合による分離においては、接合面に接合
容量が存在するため、これら分離された領域には
容量が存在することになる。このため、集積回路
としての動作速度は、本来の半導体装置の動作速
度に制限を与える。
このようなｐ−ｎ接合による分離では、接合容
量を避けることが不可能なため、最近では、絶縁
性基板上に単結晶Si層をエピタキシヤル成長させ
るなどした、SOSと呼ばれる集積回路方式があ
る。しかし、この方式の場合には、集積素子の底
部は絶縁基板となり、縦方向の接合容量はない
が、横方向の分離はやはりｐ−ｎ接合が用いら
れ、電気的に不安定な分離方法が用いられてい
る。
量を避けることが不可能なため、最近では、絶縁
性基板上に単結晶Si層をエピタキシヤル成長させ
るなどした、SOSと呼ばれる集積回路方式があ
る。しかし、この方式の場合には、集積素子の底
部は絶縁基板となり、縦方向の接合容量はない
が、横方向の分離はやはりｐ−ｎ接合が用いら
れ、電気的に不安定な分離方法が用いられてい
る。
最近では、きわめて高抵抗の単結晶基板が、
GaAs結晶にCrなどの添加によつて得られ、Siに
比べて電子移動度が数倍も大きいことなどから、
高速動作の集積回路として強く期待されはじめ
た。しかし、このような半絶縁性のGaAs基板を
用いた場合、基板の抵抗が、熱処理など、高温処
理によつて低くなることが知られていて、場合に
よつては、熱処理によつて１×1016〜８×1016cm
-3のキヤリア濃度の薄い層が基板表面に生じる場
合があり、そのため素子間分離が不可能となる。
GaAs結晶にCrなどの添加によつて得られ、Siに
比べて電子移動度が数倍も大きいことなどから、
高速動作の集積回路として強く期待されはじめ
た。しかし、このような半絶縁性のGaAs基板を
用いた場合、基板の抵抗が、熱処理など、高温処
理によつて低くなることが知られていて、場合に
よつては、熱処理によつて１×1016〜８×1016cm
-3のキヤリア濃度の薄い層が基板表面に生じる場
合があり、そのため素子間分離が不可能となる。
集積素子間の分離方法として、イオン注入を用
いる方法がある。この方法は、所定のイオンを高
エネルギーで基板に注入し、注入領域に注入損傷
を形成し、格子欠陥の生成によつて高抵抗化をは
かるか、もしくは、半導体中で深い準位を形成す
る不純物イオン種を注入し、熱処理などによつて
活性化して残留キヤリアを補償するなどによるも
のである。しかし、これらイオン注入によつて素
子分離を行う場合、処理温度に十分注意する必要
があり、格子欠陥を用いた場合には、再結晶化の
温度に制約があるため、最適な条件を決定する方
法があり、また条件が大きく限られる。
いる方法がある。この方法は、所定のイオンを高
エネルギーで基板に注入し、注入領域に注入損傷
を形成し、格子欠陥の生成によつて高抵抗化をは
かるか、もしくは、半導体中で深い準位を形成す
る不純物イオン種を注入し、熱処理などによつて
活性化して残留キヤリアを補償するなどによるも
のである。しかし、これらイオン注入によつて素
子分離を行う場合、処理温度に十分注意する必要
があり、格子欠陥を用いた場合には、再結晶化の
温度に制約があるため、最適な条件を決定する方
法があり、また条件が大きく限られる。
本発明は、集積される個々の素子を所定の形状
あるいは条件で製造し、高温処理を終えた後、イ
オン注入による分離を行い、その後の製造過程で
高抵抗層が低抵抗層に変質しないように配慮する
ことによつて、上述の問題点を解決したものであ
る。
あるいは条件で製造し、高温処理を終えた後、イ
オン注入による分離を行い、その後の製造過程で
高抵抗層が低抵抗層に変質しないように配慮する
ことによつて、上述の問題点を解決したものであ
る。
以下、その一実施例について、図面を用いて詳
述する。第１図は、たとえばCrドープの半絶縁
性GaAs基板１の所定の領域４を活性化し、FET
などの動作領域を形成する場合を示している。基
板１上に、Si3N4膜などの絶縁膜２を被着する。
その後、レジスト層３を成形し、図に示すように
領域４上の部分を取り除く。Siイオンあるいは
Seイオンをイオン注入などで混入し、熱処理を
行なつて、それらのイオンを活性化してｎ領域を
形成する。このとき、第２図に示すように、熱処
理後、半絶縁性である基板１の表面の抵抗が下が
り、熱変成層と呼ばれる導電層６が発生する場合
がある。これらの熱変成層６は、800℃、30分程
度の通常の熱処理においては、表面より0.3〜
0.5μｍ程度の深さで形成される。なお、第２図に
は絶縁膜２′を用いて熱処理した場合を示したが、
この絶縁膜２′によつて、熱変成層６の状態は大
きく変わる。つづいて、第３図に示すように、金
属とのオーム性接触電極を形成するために、絶縁
膜２′を選択エツチしてから、ソースおよびドレ
イン領域５をSiイオン150KeV、１×1014cm-2の
注入で形成する。なお、３′はレジスト層である。
さらに、第４図に示すように領域５の形成後、高
温の熱処理が行なわれるが、この高温処理によつ
て絶縁膜２′の厚みが増大する。そして、この処
理で熱変成層６はさらに低抵抗となる場合があ
る。しかしながら、領域４、領域５は、熱処理条
件などであらかじめ設計された構造あるいはキヤ
リア濃度分布を有する。この状態では、導電層６
のために素子間の分離が不完全となり、この状態
で金属配線を行なつても集積回路の動作、当初予
定された特性を示さない。したがつて、第５図に
示すように、形成された動作領域を、レジスト層
３″および絶縁膜２′をストツパーとして、Neイ
オン注入８を行ない、導電層６を含む領域に注入
層７を形成する。この時、注入条件は、150KeV
で、１×1016cm-2であるが、熱変成層６を含む領
域にNe飛程を合わせる。注入層７によつて、抵
抗が再び高くなり、素子間分離が完全に行なわれ
る。しかし、このような方法によつて形成した注
入層７の絶縁性は熱的に不安定である。たとえば
プロトン注入では、600℃以上で絶縁性が維持さ
れない、あるいは、酸素イオンを用いた場合に
は、約700℃以上で絶縁性が維持されない。しか
し、第５図に示される後のプロセスは、通常500
℃以下の温度で行なわれる。たとえば、オーミツ
ク電極形成の合金処理は、500℃程度で数分間で
あり、シヨツトキー電極の熱処理においても400
℃での温度で十数分で行なわれる。したがつて、
第５図に示されるイオン注入層７の絶縁性は十分
に保たれ、良好な素子間分離が可能となる。
述する。第１図は、たとえばCrドープの半絶縁
性GaAs基板１の所定の領域４を活性化し、FET
などの動作領域を形成する場合を示している。基
板１上に、Si3N4膜などの絶縁膜２を被着する。
その後、レジスト層３を成形し、図に示すように
領域４上の部分を取り除く。Siイオンあるいは
Seイオンをイオン注入などで混入し、熱処理を
行なつて、それらのイオンを活性化してｎ領域を
形成する。このとき、第２図に示すように、熱処
理後、半絶縁性である基板１の表面の抵抗が下が
り、熱変成層と呼ばれる導電層６が発生する場合
がある。これらの熱変成層６は、800℃、30分程
度の通常の熱処理においては、表面より0.3〜
0.5μｍ程度の深さで形成される。なお、第２図に
は絶縁膜２′を用いて熱処理した場合を示したが、
この絶縁膜２′によつて、熱変成層６の状態は大
きく変わる。つづいて、第３図に示すように、金
属とのオーム性接触電極を形成するために、絶縁
膜２′を選択エツチしてから、ソースおよびドレ
イン領域５をSiイオン150KeV、１×1014cm-2の
注入で形成する。なお、３′はレジスト層である。
さらに、第４図に示すように領域５の形成後、高
温の熱処理が行なわれるが、この高温処理によつ
て絶縁膜２′の厚みが増大する。そして、この処
理で熱変成層６はさらに低抵抗となる場合があ
る。しかしながら、領域４、領域５は、熱処理条
件などであらかじめ設計された構造あるいはキヤ
リア濃度分布を有する。この状態では、導電層６
のために素子間の分離が不完全となり、この状態
で金属配線を行なつても集積回路の動作、当初予
定された特性を示さない。したがつて、第５図に
示すように、形成された動作領域を、レジスト層
３″および絶縁膜２′をストツパーとして、Neイ
オン注入８を行ない、導電層６を含む領域に注入
層７を形成する。この時、注入条件は、150KeV
で、１×1016cm-2であるが、熱変成層６を含む領
域にNe飛程を合わせる。注入層７によつて、抵
抗が再び高くなり、素子間分離が完全に行なわれ
る。しかし、このような方法によつて形成した注
入層７の絶縁性は熱的に不安定である。たとえば
プロトン注入では、600℃以上で絶縁性が維持さ
れない、あるいは、酸素イオンを用いた場合に
は、約700℃以上で絶縁性が維持されない。しか
し、第５図に示される後のプロセスは、通常500
℃以下の温度で行なわれる。たとえば、オーミツ
ク電極形成の合金処理は、500℃程度で数分間で
あり、シヨツトキー電極の熱処理においても400
℃での温度で十数分で行なわれる。したがつて、
第５図に示されるイオン注入層７の絶縁性は十分
に保たれ、良好な素子間分離が可能となる。
上述の実施例では、素子間分離のためのイオン
注入にNeイオンを用いたが、Neを含め、希ガス
イオンは半導体中でも電気的に活性化しないた
め、本発明の目的にかなうものである。また、希
ガスイオンに限らず、半導体中で電気的に活性化
する不純物イオンを注入しても、その活性化エネ
ルギーが半導体装置の動作領域を形成する不純物
イオンの活性化エネルギーよりも高ければ、同様
に本発明の目的にかない、素子間分離に利用する
ことができる。
注入にNeイオンを用いたが、Neを含め、希ガス
イオンは半導体中でも電気的に活性化しないた
め、本発明の目的にかなうものである。また、希
ガスイオンに限らず、半導体中で電気的に活性化
する不純物イオンを注入しても、その活性化エネ
ルギーが半導体装置の動作領域を形成する不純物
イオンの活性化エネルギーよりも高ければ、同様
に本発明の目的にかない、素子間分離に利用する
ことができる。
以上説明したように、本発明の方法は、各々の
集積素子の動作領域を形成した後、この集積素子
の動作領域を除く他の領域にイオン注入をするこ
とによつて、従来の方法では熱的安定性で問題の
あつたイオン注入法を用いて、完全な素子分離を
することができる。
集積素子の動作領域を形成した後、この集積素子
の動作領域を除く他の領域にイオン注入をするこ
とによつて、従来の方法では熱的安定性で問題の
あつたイオン注入法を用いて、完全な素子分離を
することができる。
第１図ないし第５図は本発明の半導体素子の分
離方法の一実施例を説明するための図である。 １……半絶縁性GaAs基板、２，２′……絶縁
膜、３，３′，３″……レジスト膜、４……ｎ領
域、５……ソース、ドレイン領域、６……熱変成
層、７……注入層、８……イオン注入。
離方法の一実施例を説明するための図である。 １……半絶縁性GaAs基板、２，２′……絶縁
膜、３，３′，３″……レジスト膜、４……ｎ領
域、５……ソース、ドレイン領域、６……熱変成
層、７……注入層、８……イオン注入。
Claims (1)
- １ GaAs半絶縁性基板上にGaAs電界効果型ト
ランジスターの集積回路を形成する場合に、前記
GaAs電界効果型トランジスターの活性領域及
び、ソースおよびドレインの低抵抗領域を形成し
た後、前記活性領域及び前記低抵抗領域を少なく
とも含む領域にマスク材を被い、Ne、Ar、Kr、
Xeの少なくとも１種類の希ガスイオンをイオン
注入することによつて、前記GaAs電界効果型ト
ランジスターの素子間分離を行うことを特徴とす
る半導体素子の分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062882A JPS57177537A (en) | 1981-04-24 | 1981-04-24 | Isolation of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062882A JPS57177537A (en) | 1981-04-24 | 1981-04-24 | Isolation of semiconductor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57177537A JPS57177537A (en) | 1982-11-01 |
| JPS6317227B2 true JPS6317227B2 (ja) | 1988-04-13 |
Family
ID=13213073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062882A Granted JPS57177537A (en) | 1981-04-24 | 1981-04-24 | Isolation of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57177537A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155938A (ja) * | 1984-08-27 | 1986-03-20 | Yokogawa Hokushin Electric Corp | 電子素子の分離法 |
| US4705606A (en) * | 1985-01-31 | 1987-11-10 | Gould Inc. | Thin-film electrical connections for integrated circuits |
| JPH0810704B2 (ja) * | 1986-06-18 | 1996-01-31 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2551203B2 (ja) * | 1990-06-05 | 1996-11-06 | 三菱電機株式会社 | 半導体装置 |
| US9171936B2 (en) * | 2006-12-06 | 2015-10-27 | Cypress Semiconductor Corporation | Barrier region underlying source/drain regions for dual-bit memory devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153489A (en) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaisochino seizohoho |
-
1981
- 1981-04-24 JP JP56062882A patent/JPS57177537A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57177537A (en) | 1982-11-01 |
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