JPH0150952B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、三次元グラフイツクデイスプレイ装
置の画像処理回路に関し特に入力された画素デー
タ列の描画方向を演算することで、表示装置に表
示する必要のない画素データを無効にして、隠
面、隠線処理を行なうようにした処理回路に関す
る。

〔発明の概要〕

本発明は、三次元グラフイツクデイスプレイ装
置に使用される隠面隠線消去回路において、直線
発生回路より入力される画素データ列の描画方向
を演算することにより、他の画素の影になつてし
まい表示装置に表示する必要のない画素データを
検出し、このデータを無効にすることによつて、
隠面または隠線処理に要する時間を短縮して高速
画像処理を可能にしたものである。

〔従来技術〕

従来三次元グラフイツクデイスプレイ装置は、
第４図及び第２図で示すように、ホストコンピユ
ータＡから送られた図形データをプロセツサＢで
受け取り、種々の処理を施して直線発生回路Ｃに
送られる。直線発生回路Ｃは、図形データに基づ
き画像を水平（ｘ）アドレス、垂直（ｙ）アドレ
ス、奥行方向（ｚ）アドレス、明るさ、及び線種
を表わすテクスチヤパターンなどを１画素分ずつ
発生して図形を表現するが、三次元図形の場合、
見えない面あるいは見えない線が生じるので隠面
隠線処理回路Ｄにより二次元データに変換された
画像データを画像メモリＥに蓄積して、CRTな
どの表示装置Ｆに表示される。この様な、三次元
グラフイツクデイスプレイの隠面隠線消去方法と
して特開昭59−129897号報に提案されている。

〔発明が解決しようとする問題点〕

従来の三次元グラフイツクデイスプレイ装置で
は、線図形や面図形を扱うためデータが大量とな
る。しかも隠面隠線消去回路では、すべての画素
を同じに扱つているため、直線発生回路により高
速に画素が発生されても、隠面隠線消去回路での
処理動作が遅いので、全体の表示スピードに対し
て大きな影響を与えていた。

本発明はこのような三次元グラフイツクデイス
プレイ装置の隠面隠線処理のスピード向上を目的
としている。

〔問題点を解決するための手段〕

上記問題点を解決するため本発明は、隠面隠線
消去回路の入力部に直線発生回路より出力される
Ｘ，Ｙ，Ｚの各アドレスをラツチするための位相
判定用レジスタを設け、このレジスタに入力され
たＸおよびＹアドレスが、次に前記レジスタに入
力されてくるX₁，Y₁アドレスと同一か否かを検
出する一致回路と、前記レジスタに入力されたＺ
アドレスと次に前記レジスタに入力されるＺアド
レスとを比較する比較回路より構成し、アドレス
判定手段と前記一致回路の出力の論理積を隠面隠
線消去回路の入力部に設けたレジスタへの書込み
許可信号とする構成とした。

〔作用〕

位相判定用レジスタにはクロツクが入力され、
このクロツクに同期して画像データが順次入力さ
れる。したがつて、アドレス判定用レジスタの入
力端と出力端の値は、直線発生回路により発生さ
れた連続するデータの内の２組の画素データであ
る。この２組の画素データのＸおよびＹアドレス
が一致しているかを調べ、双方のアドレスが一致
した時に結果を真とする。一方、Ｚアドレスにつ
いては、位相判定用レジスタの入力端と出力端の
アドレスを比較する。すなわちアドレスが小さい
程視点に近いとした場合に、前記レジスタの出力
端のアドレスが入力端のアドレスに対して小さい
時に結果を真とする。

これら一致回路および比較回路の演算結果の論
理積をとり、結果が真となつた場合に第２のレジ
スタへの書込み許可信号が書込み不許可状態とな
る。この作用により前述した連続した２つの画素
データがＸアドレス、Ｙアドレスとも同一で、前
記アドレス判定用レジスタの出力端のデータが視
点により近い場合（Ｚアドレスが小さい）には、
続けて入力されてくる入力端の画素データを無効
にして、隠面隠線消去処理を行なわないことで高
速の画像処理を達成するものである。

〔実施例〕

以下、図面に基づいて本発明の実施例を説明す
る。

第１図は本発明の一実施例であり、１ａはパイ
プラインレジスタであり、直線発生回路Ｃより入
力される画素データ（Ｘアドレス、Ｙアドレス、
Ｚアドレス）が、クロツクに同期して入力され
る。なお画素データには、この図には記されてい
ないが、テクスチヤパターン、輝度データ等も含
まれている。１ｂおよび１ｃは一致回路であり、
パイプラインレジスタ１ａに入力される前のＸア
ドレス、Ｙアドレスとパイプラインレジスタ１ａ
から出力されたＸアドレス、Ｙアドレス、すなわ
ち位相のずれたＸアドレスどうし、Ｙアドレスど
うしで、一致しているか否かを調べるためのもの
である。１ｄは比較回路であり、同じく、位相の
ずれたＺアドレスどうしで、大小関係をテストす
るためのものである。一致回路１ｂ，１ｃ、比較
回路１ｄの結果は１ビツト程度のフラグの形式で
出力されて、論理積演算手段１ｅに入力される。
この論理積演算手段１ｅの演算結果は、入力レジ
スタ３ａの書込許可／不許可信号１６となる。入
力レジスタ３ａには、直線発生回路Ｃのクロツク
と同期してパイプラインレジスタ１ａより出力さ
れたＸ，ＹおよびＺアドレスの画素データが入力
される。レジスタ３ａの出力は、第２の比較回路
３ｂと、選択回路３ｃにＺアドレスが入力され
る。出力レジスタ３ｄとＺアドレス格納メモリ３
ｅには、ＸアドレスとＹアドレスが入力される。
この時、Ｚアドレス格納メモリに格納された各ア
ドレスが、前記比較回路３ｂと選択回路３ｃに入
力され、Ｘ，ＹおよびＺの同アドレス画像データ
に書換が発生した場合には、Ｚアドレス格納メモ
リを変更してCRTに表示されている最新の表示
図形の全画素分のＺアドレスが格納されている。

次に動作を説明する。直線発生回路Ｃより発生
される画素データは、クロツクに同期して発生さ
れる。そのようすを示したのが第３ｃ図である。
直線発生回路Ｃより画素を発生するスピードを最
大t₁とすると、後段の処理回路が、この画素発生
のスピードに追随できれば、クロツクt₁毎に１画
素を処理することができ、画素発生回路Ｃは時間
間隔t₁での画素発生を維持できる。しかし後段の
処理にt₁より長い時間を要する場合には、処理回
路はビジー信号を出力してその処理の間、直線発
生回路Ｃは次の画素発生を待たされることにな
り、描画速度が遅くなる。t₂は後段の処理時間を
考慮した画素発生のタイミング図である。

上記t₁での処理を可能とするために、画素デー
タは直接、隠面隠線処理を受けず、その前処理と
して描画方向をチエツクされる。そのための回路
が１ｂ，１ｃ，１ｄ，１ｅの各ブロツクである。
第３図ａは、画素発生のようすを示しており、
，，……などが画素である。図中〜の
各画素はすべてＹアドレスが同一であるとする。

レジスタ１ａに画素データが入力されると、レ
ジスタ１ａの入力部には次の画素データが待機し
ている。たとえば第１図中のX_A，Y_A，Z_Aが第３
図ａの画素に、同じくX_B，Y_B，Z_Bが画素に
対応している。これらの画素の発生方向を調べる
ため、一致回路１ｂで、ＸアドレスX_AとX_Bが同
一か否か、一致回路１ｃでＹアドレスY_AとY_Bが
同一か否かを調べ、かつＺ軸に対しての描画方向
を比較回路１ｄで調べる。Z_B＜Z_Aであれば、画
素はＺ軸に対してＺが増加する方向すなわち第３
図ａに記入されている描画方向に向かつて画素を
発生していることになる。Z_B＞Z_Aであれば描画
方向が逆である。第３図ａの例では、画素〜
についてＸアドレス、Ｙアドレスともに同一であ
り、Z_B＜Z_Aを満足するので、一致回路１ｂ、一
致回路１ｃ、比較回路１ｄの結果はすべて真であ
る。これら３つの演算結果は論理積演算手段１ｅ
に入力され、ここで、３入力とも真である場合の
み、１ｅの出力は真となる。論理積演算手段１ｅ
の出力は、レジスタ３ａの書込み許可／不許可信
号１６となつているが、演算結果が真の時、書込
み不許可、偽の時、書込み許可となるよう構成さ
れている。この書込み許可／不許可信号１６に基
づき、クロツクの入力タイミングで、レジスタ１
ａから送られてくるデータをレジスタ３ａに書込
むか否かを決定する。レジスタ３ａに画素データ
が入力されると、読出されるまでビジー信号３５
が真となり、レジスタ３ａに次のデータを受け入
れる余地がないことを直線発生回路Ｃおよび、レ
ジスタ１ａに通知する。この処理により、直線発
生回路Ｃは新たな画素データの発生を一時中断す
る。第３図ｂの例では画素〜はレジスタ１ａ
からレジスタ３ａに移す時点で消失する。また画
素〜も同じく消失する。入力レジスタ３ａに
入力された画素データは、従来の隠面、隠線消去
と同一の処理を受け、最終的に画像メモリＥへ送
られ、CRT上に二次元画像として表示される。

ここで、処理スピードについて記述すると、一
致回路１ｂ〜論理積演算手段１ｅは、一般に高速
処理が可能であり、第３図ｃに示した時間t₁での
処理が可能である。したがつて、これら１ｂ〜１
ｅの回路を通しても直線発生回路Ｃのスピードは
損われることはない。しかしながらＺアドレス格
納メモリ３ｅを含んだ、第１図の後段処理ブロツ
ク３で表わされる部分の処理t₂にはt₁に比べて数
倍の時間を要する。この主たる原因はＺアドレス
格納メモリが大容量であり、こられ大容量メモリ
を実現するメモリ素子はアクセス時間が長いため
である。このためブロツク３の内部で処理をして
いる間、直線発生回路Ｃは新たな画素を隠面隠線
消去回路Ｄに送り込むことができず待たされるこ
とになる。このようすを第３図ｃに示す。すなわ
ち画素，はブロツク３での処理が入るので、
時間がかかるが、画素〜および〜は第１
図中のブロツク１だけの処理で済むため、処理時
間が短くなる。また第３図ｂは実際にCRT上に
表示される画素を示しており、画素，のみが
表示され、画素〜および〜は表示されな
い、したがつて、本発明のように処理途中で画素
を消失させても問題はない。

〔発明の効果〕

以上、述べたように、速度の遅いメモリを使用
してＺアドレス格納メモリを構成し、このＺアド
レス格納メモリを使用した隠面隠線消去回路を構
成した場合、すべての画素を同一に処理すると表
示速度が劣化するが、本発明の如く、同一のＸお
よびＹアドレスを持つ、かつＺ値が奥にある画素
は表示する必要がないという三次元図形の特性を
利用して、不要な画素をあらかじめ消失させるこ
とにより描画速度の向上をはかることができる。
また表示すべき図形（面図形）が、Ｚ軸に対して
浅い角度を持つ（すなわちＺ軸に平行に近い）ほ
ど、大きい効果を発起する。

【図面の簡単な説明】

第１図は本発明グラフイツクデイスプレイ装置
のブロツク図、第２図は従来の隠面隠線処理のブ
ロツク図、第３図ａ，ｂ，ｃは画素発生の様子を
示す説明図及びタイミングチヤートを示す説明
図、第４図は従来のグラフイツクデイスプレイ装
置の回路構成を示すブロツク図である。 １……本発明により新たに付加した回路。１ａ
……第１のレジスタ、１ｂ……Ｘアドレスの一致
回路、１ｃ……Ｙアドレスの一致回路、１ｄ……
Ｚアドレスの比較回路、１ｅ……論理積演算手
段、３……隠面隠線消去処理を行なうブロツク、
３ａ……第２のレジスタ、３ｂ……第２の比較回
路、３ｃ……Ｚレジスタの選択回路、３ｄ……第
３のレジスタ、３ｅ……Ｚアドレス格納メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 画面上に見えない面または線を消去するため
   のグラフイツクデイスプレイ用隠面隠線消去回路
   において クロツクに同期して発生される水平方向のアド
   レス情報を、クロツクに同期して位相をずらすた
   めの第１のレジスタ手段と、 前記水平方向のアドレス情報と、前記レジスタ
   手段から出力される、位相のずれた水平方向のア
   ドレス情報とを比較し、同一か否かを判定する第
   １の一致回路と、 クロツクに同期して発生される垂直方向のアド
   レス情報を、クロツクに同期して位相をずらすた
   めの前記レジスタ手段と、 前記垂直方向のアドレス情報と、前記レジスタ
   手段から出力される、位相のずれた垂直方向のア
   ドレス情報とを比較し、同一か否かを判定する第
   ２の一致回路と、 クロツクに同期して発生される奥行き方向のア
   ドレス情報を、クロツクに同期して位相をずらす
   ための前記レジスタ手段と、前記奥行き方向のア
   ドレス情報と位相のずれた奥行き方向のアドレス
   情報とを比較し、大小関係を比較する比較回路
   と、 前記第１の一致回路の出力と、前記第２の一致
   回路の出力と、前記比較回路の出力とを入力とす
   る論理積演算手段と、 前記論理積演算手段の出力を書込み許可／不許
   可信号とし、前記水平方向のアドレス情報と、前
   記垂直方向のアドレス情報と、前記奥行き方向の
   アドレス情報を入力データとする第２のレジスタ
   手段とから成るデータ書込み制御回路を備えたこ
   とを特徴とするグラフイツクデイスプレイ用隠面
   隠線消去回路。