JPH05282199A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JPH05282199A JPH05282199A JP4102475A JP10247592A JPH05282199A JP H05282199 A JPH05282199 A JP H05282199A JP 4102475 A JP4102475 A JP 4102475A JP 10247592 A JP10247592 A JP 10247592A JP H05282199 A JPH05282199 A JP H05282199A
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- JP
- Japan
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- pixel
- data
- pixel data
- memory
- input
- Prior art date
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【構成】 メモリＭi は、表示画面の分解能に対応した
記憶容量の１／１６を有する。ピクセルプロセッサＸＰ
i は、入出力ポートＩＯ1 を介してメモリＭi に対する
画素データの読出及び書込を制御すると共に、画素デー
タの転送先のピクセルプロセッサＸＰj の番号ｊを求
め、番号ｊが若い順に、メモリＭi から読み出した画素
データをＴＢｕｓ１９を介して転送先のピクセルプロセ
ッサＸＰj に転送する。メモリＭi に記憶された画素デ
ータはラスタスキャンによって読み出され、ビデオ処理
回路１７は、この画素データをＲＧＢ信号に変換する。
ブラウン管１８はこのＲＧＢ信号に基づいた画像を表示
する。 【効果】 メモリＭi 間で画素データを高速に転送で
き、表示画面上の任意の領域の画像を任意の場所に高速
に移動あるいはコピーすることができる。
記憶容量の１／１６を有する。ピクセルプロセッサＸＰ
i は、入出力ポートＩＯ1 を介してメモリＭi に対する
画素データの読出及び書込を制御すると共に、画素デー
タの転送先のピクセルプロセッサＸＰj の番号ｊを求
め、番号ｊが若い順に、メモリＭi から読み出した画素
データをＴＢｕｓ１９を介して転送先のピクセルプロセ
ッサＸＰj に転送する。メモリＭi に記憶された画素デ
ータはラスタスキャンによって読み出され、ビデオ処理
回路１７は、この画素データをＲＧＢ信号に変換する。
ブラウン管１８はこのＲＧＢ信号に基づいた画像を表示
する。 【効果】 メモリＭi 間で画素データを高速に転送で
き、表示画面上の任意の領域の画像を任意の場所に高速
に移動あるいはコピーすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、画像メモリ装置に関
し、例えばコンピュータグラフィックスシステムにおけ
る表示装置等に関する。
し、例えばコンピュータグラフィックスシステムにおけ
る表示装置等に関する。
【０００２】
【従来の技術】例えばコンピュータグラフィックスシス
テム、エンジニアリングワークステーション等に用いら
れる表示装置では、その描画速度は、システム全体の処
理能力に深く影響し、処理能力を決定する重要なファク
タ（要素）となっている。したがって、描画速度の高速
化のために種々の方式が開発されている。例えば代表的
な方式として、所謂ピクセルキャッシュ方式、ブロック
ライト方式等のメモリインターリーブ方式等がある。
テム、エンジニアリングワークステーション等に用いら
れる表示装置では、その描画速度は、システム全体の処
理能力に深く影響し、処理能力を決定する重要なファク
タ（要素）となっている。したがって、描画速度の高速
化のために種々の方式が開発されている。例えば代表的
な方式として、所謂ピクセルキャッシュ方式、ブロック
ライト方式等のメモリインターリーブ方式等がある。
【０００３】ここで、上記ピクセルキャッシュ方式及び
メモリインターリーブ方式について簡単に説明する。
メモリインターリーブ方式について簡単に説明する。
【０００４】ピクセルキャッシュ方式を採用した表示装
置の要部は、図１５に示すように、命令を解読し、画素
データの生成等を行う画像データ生成器７１と、表示画
面の分解能に対応した記憶容量を有し、画素データを記
憶する画像メモリ７２と、上記画像データ生成器７１と
画像メモリ７２の間に配置され、ｎ×ｎ画素（以下ピク
セルという）の記憶容量を有するピクセルキャッシュメ
モリ７３とから構成される。
置の要部は、図１５に示すように、命令を解読し、画素
データの生成等を行う画像データ生成器７１と、表示画
面の分解能に対応した記憶容量を有し、画素データを記
憶する画像メモリ７２と、上記画像データ生成器７１と
画像メモリ７２の間に配置され、ｎ×ｎ画素（以下ピク
セルという）の記憶容量を有するピクセルキャッシュメ
モリ７３とから構成される。
【０００５】そして、例えばコンピュータ（以下ＣＰＵ
という）等から供給される命令（以下コマンドとい
う）、例えば線分、面等を描画するコマンド、所謂BITB
LT（BITBLOCK TRANSFER）コマンド等の画像メモリ内で
のデータ転送コマンド、図形内を塗りつぶす所謂フィル
コマンド等を画像データ生成器７１により解読して、画
素データを生成し、この画素データを高速のピクセルキ
ャッシュメモリ７３を介して画像メモリ７２に記憶した
後、この画像メモリ７２に記憶されている画素データを
ブラウン管（図示せず）の走査に同期して（所謂ラスタ
スキャンによって）読み出し、画像を表示するようにな
っている。すなわち、画像データ生成器７１と画像メモ
リ７２の間に高速アクセスが可能なピクセルキャッシュ
メモリ７３を配置することにより、高速描画を可能にし
ている。例えばデータ転送コマンドやフィルコマンドに
おいて、ピクセルキャッシュメモリ７３内での小さな図
形の移動、コピー、塗りつぶしが実行可能なときは、画
像メモリ７２からの画素データの読出が不要となり、高
速化を図ることが可能である。
という）等から供給される命令（以下コマンドとい
う）、例えば線分、面等を描画するコマンド、所謂BITB
LT（BITBLOCK TRANSFER）コマンド等の画像メモリ内で
のデータ転送コマンド、図形内を塗りつぶす所謂フィル
コマンド等を画像データ生成器７１により解読して、画
素データを生成し、この画素データを高速のピクセルキ
ャッシュメモリ７３を介して画像メモリ７２に記憶した
後、この画像メモリ７２に記憶されている画素データを
ブラウン管（図示せず）の走査に同期して（所謂ラスタ
スキャンによって）読み出し、画像を表示するようにな
っている。すなわち、画像データ生成器７１と画像メモ
リ７２の間に高速アクセスが可能なピクセルキャッシュ
メモリ７３を配置することにより、高速描画を可能にし
ている。例えばデータ転送コマンドやフィルコマンドに
おいて、ピクセルキャッシュメモリ７３内での小さな図
形の移動、コピー、塗りつぶしが実行可能なときは、画
像メモリ７２からの画素データの読出が不要となり、高
速化を図ることが可能である。
【０００６】しかし、このピクセルキャッシュ方式は、
ピクセルキャッシュメモリ７３の記憶容量が小さく、画
像データ生成器７１からの画素データの表示画面上での
位置を示すアドレスが、ピクセルキャッシュメモリ７３
が現在記憶している画素データのアドレス領域を越える
ときは、領域を越える毎にピクセルキャッシュメモリ７
３と画像メモリ７２間での画素データの読出及び書込が
必要となり、特に画像メモリ７２をランダムアクセスし
て画素データの更新を行うようなときは、効率が著しく
低下するという問題がある。
ピクセルキャッシュメモリ７３の記憶容量が小さく、画
像データ生成器７１からの画素データの表示画面上での
位置を示すアドレスが、ピクセルキャッシュメモリ７３
が現在記憶している画素データのアドレス領域を越える
ときは、領域を越える毎にピクセルキャッシュメモリ７
３と画像メモリ７２間での画素データの読出及び書込が
必要となり、特に画像メモリ７２をランダムアクセスし
て画素データの更新を行うようなときは、効率が著しく
低下するという問題がある。
【０００７】一方、メモリインターリーブ方式を採用し
た表示装置の要部は、図１６に示すように、コマンドを
解読し、画素データを生成する画像データ生成器８１
と、表示画面の分解能に対応した記憶容量の１／ｎの記
憶容量をそれぞれ有し、画素データをそれぞれ記憶する
ｎ個のメモリｍi （ｉ＝０〜ｎ−１）と、該ｎ個のメモ
リｍi をそれぞれ制御するｎ個のメモリコントローラＭ
Ｐi （ｉ＝０〜ｎ−１）とから構成される。
た表示装置の要部は、図１６に示すように、コマンドを
解読し、画素データを生成する画像データ生成器８１
と、表示画面の分解能に対応した記憶容量の１／ｎの記
憶容量をそれぞれ有し、画素データをそれぞれ記憶する
ｎ個のメモリｍi （ｉ＝０〜ｎ−１）と、該ｎ個のメモ
リｍi をそれぞれ制御するｎ個のメモリコントローラＭ
Ｐi （ｉ＝０〜ｎ−１）とから構成される。
【０００８】さらに、上記ｎ個のメモリｍi は全体とし
て表示画面に対応した画像メモリ８２を形成し、各メモ
リｍi は、図１７に示すように、画像メモリ８２を例え
ば１６（ｎ＝１６）分割し、表示画面上の左上隅に対応
するピクセルを原点とし、水平及び垂直方向をそれぞれ
ｘ軸、ｙ軸とし、表示画面上での各ピクセルをＰ
x,y（ｘ、ｙは表示画面上での座標（以下ピクセルアド
レスという）である）で表すと、メモリｍ0 、ｍ1 、ｍ
2 、ｍ3 、ｍ4 、ｍ5 ・・・ｍ15が、それぞれピクセル
Ｐ4q,4r 、ピクセルＰ4q+1,4r 、ピクセルＰ4q+2,4r 、
ピクセルＰ4q+3,4r 、ピクセルＰ4q,4r+1 、ピクセルＰ
4q+1,4r+1 ・・・ピクセルＰ4q+3,4r+3 （ｑ、ｒ＝０、
１、２・・・）の画素データを記憶するようになってい
る。
て表示画面に対応した画像メモリ８２を形成し、各メモ
リｍi は、図１７に示すように、画像メモリ８２を例え
ば１６（ｎ＝１６）分割し、表示画面上の左上隅に対応
するピクセルを原点とし、水平及び垂直方向をそれぞれ
ｘ軸、ｙ軸とし、表示画面上での各ピクセルをＰ
x,y（ｘ、ｙは表示画面上での座標（以下ピクセルアド
レスという）である）で表すと、メモリｍ0 、ｍ1 、ｍ
2 、ｍ3 、ｍ4 、ｍ5 ・・・ｍ15が、それぞれピクセル
Ｐ4q,4r 、ピクセルＰ4q+1,4r 、ピクセルＰ4q+2,4r 、
ピクセルＰ4q+3,4r 、ピクセルＰ4q,4r+1 、ピクセルＰ
4q+1,4r+1 ・・・ピクセルＰ4q+3,4r+3 （ｑ、ｒ＝０、
１、２・・・）の画素データを記憶するようになってい
る。
【０００９】そして、例えば、ＣＰＵからの線分、面等
を描画するコマンド、データ転送コマンド、フィルコマ
ンド等を画像データ生成器８１により解読して、画素デ
ータを生成し、この画素データをメモリコントローラＭ
Ｐi の制御のもとに、画像データ生成器８１から共通に
供給されるアドレスに基づいて各メモリｍi に記憶した
後、各メモリｍi に記憶されている画素データをラスタ
スキャンによって読み出し、ブラウン管（図示せず）に
画像を表示するようになっている。すなわち、上述の図
１７に示すように、１６個のメモリコントローラＭＰ0
〜ＭＰ15が、４×４個のピクセルＰ4q,4r 〜Ｐ
4q+3,4r+3 から構成されるブロックＢX,Y の１つを、画
像データ生成器８１から供給されるブロックアドレス
（Ｘ，Ｙ）（Ｘ、Ｙ＝０、１、２・・・）に基づいてア
クセスすることにより、ブロックＢX,Y 内の１６個のピ
クセルＰx,y を同時にアクセスすることができ、高速化
が図れるようになっている。
を描画するコマンド、データ転送コマンド、フィルコマ
ンド等を画像データ生成器８１により解読して、画素デ
ータを生成し、この画素データをメモリコントローラＭ
Ｐi の制御のもとに、画像データ生成器８１から共通に
供給されるアドレスに基づいて各メモリｍi に記憶した
後、各メモリｍi に記憶されている画素データをラスタ
スキャンによって読み出し、ブラウン管（図示せず）に
画像を表示するようになっている。すなわち、上述の図
１７に示すように、１６個のメモリコントローラＭＰ0
〜ＭＰ15が、４×４個のピクセルＰ4q,4r 〜Ｐ
4q+3,4r+3 から構成されるブロックＢX,Y の１つを、画
像データ生成器８１から供給されるブロックアドレス
（Ｘ，Ｙ）（Ｘ、Ｙ＝０、１、２・・・）に基づいてア
クセスすることにより、ブロックＢX,Y 内の１６個のピ
クセルＰx,y を同時にアクセスすることができ、高速化
が図れるようになっている。
【００１０】しかし、このメモリインターリーブ方式
も、表示画面上での位置を示すピクセルアドレス（ｘ、
ｙ）が、１ブロックＢX,Y 内を越えるときは、効率が著
しく低下するという問題がある。また、同一のメモリコ
ントローラＭＰi が管理するピクセルＰx,y へのアクセ
スが連続したときも、著しく効率か低下するという問題
がある。
も、表示画面上での位置を示すピクセルアドレス（ｘ、
ｙ）が、１ブロックＢX,Y 内を越えるときは、効率が著
しく低下するという問題がある。また、同一のメモリコ
ントローラＭＰi が管理するピクセルＰx,y へのアクセ
スが連続したときも、著しく効率か低下するという問題
がある。
【００１１】例えばBITBLTコマンド等のデータ転送コマ
ンドでは、例えば上述の図１７に示すように、画像メモ
リ８２の任意のブロックＢX,Y 、例えばブロックＢ0,2
の画素データをブロックＢ2,1 に転送を行うとき（矢印
１で示す）は、各メモリコントローラＭＰi は、画像デ
ータ生成器８１からのブロックアドレス（０，２）に基
づいて読み出された画素データをブロックアドレス
（２，１）によって書き込む制御をそれぞれ行い、すな
わち自分自身が管理するメモリｍi 内でのデータ転送を
行うことができ、データ転送を高速に行うことができる
が、転送元の領域あるいは転送先の領域がブロックＢ
X,Y の境界と一致しないときは、例えば上述の図１７に
示すように、ブロックＢ0,2 の画素データを４×４個の
ピクセルＰx,yからなる領域８３に転送するとき（矢印
２で示す）は、各メモリコントローラＭＰi は、自分自
身の管理するメモリｍi 内でのデータ転送を行うことが
できず、メモリコントローラＭＰi 間の通信無くして
は、データ転送ができないという問題がある。
ンドでは、例えば上述の図１７に示すように、画像メモ
リ８２の任意のブロックＢX,Y 、例えばブロックＢ0,2
の画素データをブロックＢ2,1 に転送を行うとき（矢印
１で示す）は、各メモリコントローラＭＰi は、画像デ
ータ生成器８１からのブロックアドレス（０，２）に基
づいて読み出された画素データをブロックアドレス
（２，１）によって書き込む制御をそれぞれ行い、すな
わち自分自身が管理するメモリｍi 内でのデータ転送を
行うことができ、データ転送を高速に行うことができる
が、転送元の領域あるいは転送先の領域がブロックＢ
X,Y の境界と一致しないときは、例えば上述の図１７に
示すように、ブロックＢ0,2 の画素データを４×４個の
ピクセルＰx,yからなる領域８３に転送するとき（矢印
２で示す）は、各メモリコントローラＭＰi は、自分自
身の管理するメモリｍi 内でのデータ転送を行うことが
できず、メモリコントローラＭＰi 間の通信無くして
は、データ転送ができないという問題がある。
【００１２】したがって、例えば上述のようなデータ転
送を行うときは、メモリコントローラＭＰi 間で通信を
行い、例えばメモリコントローラＭＰi 間でのデータ転
送を行った後、領域８３を内在するブロックＢ1,2 、Ｂ
2,2 、Ｂ1,3 、Ｂ2,3 への４回の画素データの書込を行
う必要があり、効率が低下するという問題がある。
送を行うときは、メモリコントローラＭＰi 間で通信を
行い、例えばメモリコントローラＭＰi 間でのデータ転
送を行った後、領域８３を内在するブロックＢ1,2 、Ｂ
2,2 、Ｂ1,3 、Ｂ2,3 への４回の画素データの書込を行
う必要があり、効率が低下するという問題がある。
【００１３】
【発明が解決しようとする課題】上述のように、メモリ
インターリーブ方式は、表示画面の分解能に応じた記憶
容量を有する画像メモリ８２をｎ分割し、分割されたそ
れぞれのメモリｍi をそれぞれ専用のメモリコントロー
ラＭＰi で制御することにより、１回のアクセスで同一
ブロックＢX,Y 内の１６個のピクセルＰx,y を同時にア
クセスできるようにして、高速化を図る方式であるが、
メモリコントローラＭＰi はアドレスを発生する機能を
持たず、上述のように効率が著しく低下するときがあ
る。
インターリーブ方式は、表示画面の分解能に応じた記憶
容量を有する画像メモリ８２をｎ分割し、分割されたそ
れぞれのメモリｍi をそれぞれ専用のメモリコントロー
ラＭＰi で制御することにより、１回のアクセスで同一
ブロックＢX,Y 内の１６個のピクセルＰx,y を同時にア
クセスできるようにして、高速化を図る方式であるが、
メモリコントローラＭＰi はアドレスを発生する機能を
持たず、上述のように効率が著しく低下するときがあ
る。
【００１４】本発明は、このような実情に鑑みてなされ
たものであり、メモリインターリーブ方式を採用した画
像メモリ装置であって、表示画面上での任意の大きさを
有する領域の画素データを任意の場所に高速に転送でき
る画像メモリ装置の提供を目的とするものである。
たものであり、メモリインターリーブ方式を採用した画
像メモリ装置であって、表示画面上での任意の大きさを
有する領域の画素データを任意の場所に高速に転送でき
る画像メモリ装置の提供を目的とするものである。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、表示画面の分解能に対応した記憶容量
の１／ｎの記憶容量をそれぞれ有し、画素データを記憶
するｎ個の記憶手段と、画素データを入出力する第１及
び第２の入出力ポートを有し、第１の入出力ポートを介
して上記記憶手段に対する画素データの読出及び書込を
それぞれ制御するｎ個の制御手段と、該ｎ個の制御手段
の第２の入出力ポートを共通に接続するバス接続手段と
を有し、上記ｎ個の制御手段は、画素データの転送先の
制御手段の番号を同期してそれぞれ求め、該番号に基づ
いて上記記憶手段から第１の入出力ポートを介して読み
出した画素データを第２の入出力ポート及びバス接続手
段を介して転送先の制御手段に供給すると共に、転送元
の制御手段から上記バス接続手段及び第２の入出力ポー
トを介して供給される画素データを第１の入出力ポート
を介して上記記憶手段に書き込む制御を行うことを特徴
とする。
に、本発明では、表示画面の分解能に対応した記憶容量
の１／ｎの記憶容量をそれぞれ有し、画素データを記憶
するｎ個の記憶手段と、画素データを入出力する第１及
び第２の入出力ポートを有し、第１の入出力ポートを介
して上記記憶手段に対する画素データの読出及び書込を
それぞれ制御するｎ個の制御手段と、該ｎ個の制御手段
の第２の入出力ポートを共通に接続するバス接続手段と
を有し、上記ｎ個の制御手段は、画素データの転送先の
制御手段の番号を同期してそれぞれ求め、該番号に基づ
いて上記記憶手段から第１の入出力ポートを介して読み
出した画素データを第２の入出力ポート及びバス接続手
段を介して転送先の制御手段に供給すると共に、転送元
の制御手段から上記バス接続手段及び第２の入出力ポー
トを介して供給される画素データを第１の入出力ポート
を介して上記記憶手段に書き込む制御を行うことを特徴
とする。
【００１６】また、本発明では、表示画面の分解能に対
応した記憶容量の１／ｎの記憶容量をそれぞれ有し、画
素データを記憶するｎ個の記憶手段と、画素データを入
出力する第１及び第２の入出力ポートを有し、第１の入
出力ポートを介して上記記憶手段に対する画素データの
読出及び書込をそれぞれ制御するｎ個の制御手段と、該
ｎ個の制御手段の第２の入出力ポートを共通に接続する
バス接続手段とを有し、上記ｎ個の制御手段は、上記記
憶手段から第１の入出力ポートを介して読み出した画素
データを第２の入出力ポート及びバス接続手段を介して
転送先の制御手段に供給すると共に、画素データの転送
元の制御手段の番号を同期してそれぞれ求め、該番号に
基づいて、転送元の制御手段から上記バス接続手段及び
第２の入出力ポートを介して供給される画素データを第
１の入出力ポートを介して上記記憶手段に書き込む制御
を行うことを特徴とする。
応した記憶容量の１／ｎの記憶容量をそれぞれ有し、画
素データを記憶するｎ個の記憶手段と、画素データを入
出力する第１及び第２の入出力ポートを有し、第１の入
出力ポートを介して上記記憶手段に対する画素データの
読出及び書込をそれぞれ制御するｎ個の制御手段と、該
ｎ個の制御手段の第２の入出力ポートを共通に接続する
バス接続手段とを有し、上記ｎ個の制御手段は、上記記
憶手段から第１の入出力ポートを介して読み出した画素
データを第２の入出力ポート及びバス接続手段を介して
転送先の制御手段に供給すると共に、画素データの転送
元の制御手段の番号を同期してそれぞれ求め、該番号に
基づいて、転送元の制御手段から上記バス接続手段及び
第２の入出力ポートを介して供給される画素データを第
１の入出力ポートを介して上記記憶手段に書き込む制御
を行うことを特徴とする。
【００１７】
【作用】本発明に係る画像メモリ装置では、制御手段
が、画素データの転送先の制御手段の番号を同期してそ
れぞれ求め、この番号に基づいて、記憶手段から第１の
入出力ポートを介して読み出した画素データを第２の入
出力ポート及びバス接続手段を介して転送先の制御手段
に供給すると共に、転送元の制御手段からバス接続手段
及び第２の入出力ポートを介して供給される画素データ
を第１の入出力ポートを介して記憶手段に書き込む制御
を行い、記憶手段間の画素データの転送を行う。
が、画素データの転送先の制御手段の番号を同期してそ
れぞれ求め、この番号に基づいて、記憶手段から第１の
入出力ポートを介して読み出した画素データを第２の入
出力ポート及びバス接続手段を介して転送先の制御手段
に供給すると共に、転送元の制御手段からバス接続手段
及び第２の入出力ポートを介して供給される画素データ
を第１の入出力ポートを介して記憶手段に書き込む制御
を行い、記憶手段間の画素データの転送を行う。
【００１８】また、本発明に係る画像メモリ装置では、
制御手段が、記憶手段から第１の入出力ポートを介して
読み出した画素データを第２の入出力ポート及びバス接
続手段を介して転送先の制御手段に供給すると共に、画
素データの転送元の制御手段の番号を同期してそれぞれ
求め、この番号に基づいて、転送元の制御手段からバス
接続手段及び第２の入出力ポートを介して供給される画
素データを第１の入出力ポートを介して記憶手段に書き
込む制御を行い、記憶手段間の画素データの転送を行
う。
制御手段が、記憶手段から第１の入出力ポートを介して
読み出した画素データを第２の入出力ポート及びバス接
続手段を介して転送先の制御手段に供給すると共に、画
素データの転送元の制御手段の番号を同期してそれぞれ
求め、この番号に基づいて、転送元の制御手段からバス
接続手段及び第２の入出力ポートを介して供給される画
素データを第１の入出力ポートを介して記憶手段に書き
込む制御を行い、記憶手段間の画素データの転送を行
う。
【００１９】
【実施例】以下、本発明に係る画像メモリ装置の一実施
例を図面を参照しながら詳細に説明する。図１は、本発
明に係る画像メモリ装置を適用した所謂グラフィックス
エンジンの回路構成を示すものである。
例を図面を参照しながら詳細に説明する。図１は、本発
明に係る画像メモリ装置を適用した所謂グラフィックス
エンジンの回路構成を示すものである。
【００２０】まず、このグラフィックスエンジンについ
て説明する。このグラフィックスエンジンは、図１に示
すように、ワークステーション本体１１と、該ワークス
テーション本体１１の内部バスに接続され、画像処理に
対する命令を記憶するメモリ１２と、該メモリ１２から
記憶されている命令を順次読み出し、画素データの生成
に必要なパラメータを算出するＳＰ１３と、このグラフ
ィックスエンジンのデータフローを管理するＲＰ１４
と、上記ＳＰ１３からの画素データ生成のための命令及
びパラメータに応じて、画素データを生成する画像デー
タ生成回路１５と、該画像データ生成回路１５からの画
素データを記憶する画像メモリ装置１６と、該画像メモ
リ装置１６から読み出された画素データを所謂ＲＧＢ信
号に変換するビデオ処理回路１７と、該ビデオ処理回路
１７からのＲＧＢ信号に基づいて、画像を表示するブラ
ウン管１８とから構成される。
て説明する。このグラフィックスエンジンは、図１に示
すように、ワークステーション本体１１と、該ワークス
テーション本体１１の内部バスに接続され、画像処理に
対する命令を記憶するメモリ１２と、該メモリ１２から
記憶されている命令を順次読み出し、画素データの生成
に必要なパラメータを算出するＳＰ１３と、このグラフ
ィックスエンジンのデータフローを管理するＲＰ１４
と、上記ＳＰ１３からの画素データ生成のための命令及
びパラメータに応じて、画素データを生成する画像デー
タ生成回路１５と、該画像データ生成回路１５からの画
素データを記憶する画像メモリ装置１６と、該画像メモ
リ装置１６から読み出された画素データを所謂ＲＧＢ信
号に変換するビデオ処理回路１７と、該ビデオ処理回路
１７からのＲＧＢ信号に基づいて、画像を表示するブラ
ウン管１８とから構成される。
【００２１】そして、このグラフィックスエンジンで
は、ワークステーション本体１１とメモリ１２間は、例
えば所謂ＶＭＥ（Versa Module European ）バスで接続
され、メモリ１２は、ワークステーション本体１１から
の画像処理に対する命令、例えば線分、面等を描画する
コマンド、データ転送コマンド、フィルコマンド等を一
旦記憶する。この記憶された命令は、ＳＰ１３により順
次読み出され、画素データ生成のための命令（以下コマ
ンドという）及びパラメータに変換されて画像データ生
成回路１５に供給される。画像データ生成回路１５は、
コマンドを解読し、パラメータに応じて画素データ、例
えばパターン情報、色情報、マスク情報、ブラウン管１
８の表示画面上での座標情報、データ転送のコマンド等
を生成し、これらの画素データ等を画像メモリ装置１６
に供給する。画像メモリ装置１６は、例えば所謂ビット
マップ方式のメモリであり、その記憶容量はブラウン管
１８の表示画面の分解能、例えば１０２４×１０２４画
素（以下ピクセルという）に対応しており、各ピクセル
の画素データを記憶し、この記憶している画素データ
を、ブラウン管１８の走査に同期して（所謂ラスタスキ
ャンによって）読み出し、この読み出した画素データを
ビデオ処理回路１７に供給する。ビデオ処理回路１７
は、例えばＤ／Ａ変換器等から構成され、画素データを
ＲＧＢ信号に変換し、このＲＧＢ信号に基づいた画像を
ブラウン管１８に表示するようになっている。
は、ワークステーション本体１１とメモリ１２間は、例
えば所謂ＶＭＥ（Versa Module European ）バスで接続
され、メモリ１２は、ワークステーション本体１１から
の画像処理に対する命令、例えば線分、面等を描画する
コマンド、データ転送コマンド、フィルコマンド等を一
旦記憶する。この記憶された命令は、ＳＰ１３により順
次読み出され、画素データ生成のための命令（以下コマ
ンドという）及びパラメータに変換されて画像データ生
成回路１５に供給される。画像データ生成回路１５は、
コマンドを解読し、パラメータに応じて画素データ、例
えばパターン情報、色情報、マスク情報、ブラウン管１
８の表示画面上での座標情報、データ転送のコマンド等
を生成し、これらの画素データ等を画像メモリ装置１６
に供給する。画像メモリ装置１６は、例えば所謂ビット
マップ方式のメモリであり、その記憶容量はブラウン管
１８の表示画面の分解能、例えば１０２４×１０２４画
素（以下ピクセルという）に対応しており、各ピクセル
の画素データを記憶し、この記憶している画素データ
を、ブラウン管１８の走査に同期して（所謂ラスタスキ
ャンによって）読み出し、この読み出した画素データを
ビデオ処理回路１７に供給する。ビデオ処理回路１７
は、例えばＤ／Ａ変換器等から構成され、画素データを
ＲＧＢ信号に変換し、このＲＧＢ信号に基づいた画像を
ブラウン管１８に表示するようになっている。
【００２２】また、このグラフィックスエンジンは、所
謂BITBLT（bit block transfer）コマンド等のデータ転
送コマンドを、画像メモリ装置１６内での画素データの
転送によって実行するようになっている。
謂BITBLT（bit block transfer）コマンド等のデータ転
送コマンドを、画像メモリ装置１６内での画素データの
転送によって実行するようになっている。
【００２３】具体的には、上記画像メモリ装置１６は、
上述の図１に示すように、上記ブラウン管１８の表示画
面の分解能に対応した記憶容量の１／ｎの記憶容量をそ
れぞれ有し、画素データを記憶するｎ個のメモリＭ
i （ｉ＝１〜ｎ−１）と、画素データを入出力する第１
及び第２の入出力ポートＩＯ1 、ＩＯ2 を有し、第１の
入出力ポートＩＯ1 を介して上記メモリＭi に対する画
素データの読出及び書込をそれぞれ制御するｎ個のピク
セルプロセッサＸＰi （ｉ＝１〜ｎ−１）と、該ｎ個の
ピクセルプロセッサＸＰi の第２の入出力ポートＩＯ2
を共通に接続し、ピクセルプロセッサＸＰi 間での画素
データの転送を行うバス（以下ＴＢｕｓ（Transfer Bu
s）という）１９とから構成される。
上述の図１に示すように、上記ブラウン管１８の表示画
面の分解能に対応した記憶容量の１／ｎの記憶容量をそ
れぞれ有し、画素データを記憶するｎ個のメモリＭ
i （ｉ＝１〜ｎ−１）と、画素データを入出力する第１
及び第２の入出力ポートＩＯ1 、ＩＯ2 を有し、第１の
入出力ポートＩＯ1 を介して上記メモリＭi に対する画
素データの読出及び書込をそれぞれ制御するｎ個のピク
セルプロセッサＸＰi （ｉ＝１〜ｎ−１）と、該ｎ個の
ピクセルプロセッサＸＰi の第２の入出力ポートＩＯ2
を共通に接続し、ピクセルプロセッサＸＰi 間での画素
データの転送を行うバス（以下ＴＢｕｓ（Transfer Bu
s）という）１９とから構成される。
【００２４】すなわち、画像メモリ装置１６は、所謂メ
モリインターリーブ方式を採用したものであり、ｎ個の
メモリＭi よってビットマップ方式における表示画面に
対応した画像メモリ２０が形成され、各メモリＭi は、
例えば従来の技術の図１７で述べたのと同様に、画像メ
モリ２０を例えば１６（ｎ＝１６）分割し、ブラウン管
１８の表示画面の左上隅に対応するピクセルを原点と
し、水平及び垂直方向をそれぞれｘ軸、ｙ軸とし、表示
画面上での各ピクセルをＰx,y （ｘ、ｙは表示画面上で
の座標（以下ピクセルアドレスという）である）で表す
と、メモリＭ0 、Ｍ1 、Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 ・・・
Ｍ15が、それぞれピクセルＰ4q,4r 、ピクセルＰ
4q+1,4r 、ピクセルＰ4q+2,4r 、ピクセルＰ4q+3,4r 、
ピクセルＰ4q,4r+1 、ピクセルＰ4q+1,4r+1 ・・・ピク
セルＰ4q+3,4r+3 （ｑ、ｒ＝０、１、２・・・）に対す
る画素データを記憶するようになっている。また、各メ
モリＭi は、例えばカラー表示では、複数のプレーン構
造となっており、各プレーンに三原色の赤色データ、緑
色データ、青色データ、三次元（所謂３Ｄ）用の奥行き
データ等をピクセルＰx,y 毎に記憶するようになってお
り、また、その１つのプレーンは塗りつぶしを実行する
ためのフィールワークバッファとして用いられるように
なっている。
モリインターリーブ方式を採用したものであり、ｎ個の
メモリＭi よってビットマップ方式における表示画面に
対応した画像メモリ２０が形成され、各メモリＭi は、
例えば従来の技術の図１７で述べたのと同様に、画像メ
モリ２０を例えば１６（ｎ＝１６）分割し、ブラウン管
１８の表示画面の左上隅に対応するピクセルを原点と
し、水平及び垂直方向をそれぞれｘ軸、ｙ軸とし、表示
画面上での各ピクセルをＰx,y （ｘ、ｙは表示画面上で
の座標（以下ピクセルアドレスという）である）で表す
と、メモリＭ0 、Ｍ1 、Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 ・・・
Ｍ15が、それぞれピクセルＰ4q,4r 、ピクセルＰ
4q+1,4r 、ピクセルＰ4q+2,4r 、ピクセルＰ4q+3,4r 、
ピクセルＰ4q,4r+1 、ピクセルＰ4q+1,4r+1 ・・・ピク
セルＰ4q+3,4r+3 （ｑ、ｒ＝０、１、２・・・）に対す
る画素データを記憶するようになっている。また、各メ
モリＭi は、例えばカラー表示では、複数のプレーン構
造となっており、各プレーンに三原色の赤色データ、緑
色データ、青色データ、三次元（所謂３Ｄ）用の奥行き
データ等をピクセルＰx,y 毎に記憶するようになってお
り、また、その１つのプレーンは塗りつぶしを実行する
ためのフィールワークバッファとして用いられるように
なっている。
【００２５】一方、ピクセルプロセッサＸＰi は、上述
の図１に示すように、メモリＭi に１：１の関係で設け
られており、例えば上述のように画像メモリ２０を１６
分割したときは、その数は１６個となっており、これら
のピクセルプロセッサＸＰ0〜ＸＰ15が、画像データ生
成回路１５からの画素データを入出力ポートＩＯ1 を介
してメモリＭ0 〜Ｍ15にそれぞれ供給すると共に、その
アドレスを発生し、すなわち対応するメモリＭi の書込
を制御するようになっている。
の図１に示すように、メモリＭi に１：１の関係で設け
られており、例えば上述のように画像メモリ２０を１６
分割したときは、その数は１６個となっており、これら
のピクセルプロセッサＸＰ0〜ＸＰ15が、画像データ生
成回路１５からの画素データを入出力ポートＩＯ1 を介
してメモリＭ0 〜Ｍ15にそれぞれ供給すると共に、その
アドレスを発生し、すなわち対応するメモリＭi の書込
を制御するようになっている。
【００２６】また、各ピクセルプロセッサＸＰi は互い
に同期を取って動作するようになっており、例えば画像
メモリ２０内でのデータ転送のときは、画素データの転
送先のピクセルプロセッサＸＰj の番号ｊを同期してそ
れぞれ求め、この番号ｊに基づいてメモリＭi から入出
力ポートＩＯ1 を介して読み出した画素データを、転送
先の番号ｊが若い順番に、入出力ポートＩＯ2 を介して
ＴＢｕｓ１９に出力すると共に、この転送元のピクセル
プロセッサＸＰi からＴＢｕｓ１９及び入出力ポートＩ
Ｏ2 を介して供給される画素データを、自分自身の番号
ｉが若い順に受信し、この受信した画素データを入出力
ポートＩＯ1 を介してメモリＭi に同時に書き込む制御
を行うようになっている。
に同期を取って動作するようになっており、例えば画像
メモリ２０内でのデータ転送のときは、画素データの転
送先のピクセルプロセッサＸＰj の番号ｊを同期してそ
れぞれ求め、この番号ｊに基づいてメモリＭi から入出
力ポートＩＯ1 を介して読み出した画素データを、転送
先の番号ｊが若い順番に、入出力ポートＩＯ2 を介して
ＴＢｕｓ１９に出力すると共に、この転送元のピクセル
プロセッサＸＰi からＴＢｕｓ１９及び入出力ポートＩ
Ｏ2 を介して供給される画素データを、自分自身の番号
ｉが若い順に受信し、この受信した画素データを入出力
ポートＩＯ1 を介してメモリＭi に同時に書き込む制御
を行うようになっている。
【００２７】また、上記画像データ生成回路１５は、例
えば上述の図１に示すように、画像メモリ２０を１６分
割したときは、４個の画像データ生成器ＬＰ0 〜ＬＰ3
からなり、ＳＰ１３からのコマンドを解読し、パラメー
タに応じて画素データをそれぞれ生成し、画像データ生
成器ＬＰ0 がピクセルプロセッサＸＰ0 〜ＸＰ3 に生成
した画素データを供給し、画像データ生成器ＬＰ1 がピ
クセルプロセッサＸＰ4 〜ＸＰ7 に画素データを供給
し、画像データ生成器ＬＰ2 がピクセルプロセッサＸＰ
8 〜ＸＰ11に画素データを供給し、画像データ生成器Ｌ
Ｐ3 がピクセルプロセッサＸＰ12〜ＸＰ15に画素データ
を供給するようになっている。
えば上述の図１に示すように、画像メモリ２０を１６分
割したときは、４個の画像データ生成器ＬＰ0 〜ＬＰ3
からなり、ＳＰ１３からのコマンドを解読し、パラメー
タに応じて画素データをそれぞれ生成し、画像データ生
成器ＬＰ0 がピクセルプロセッサＸＰ0 〜ＸＰ3 に生成
した画素データを供給し、画像データ生成器ＬＰ1 がピ
クセルプロセッサＸＰ4 〜ＸＰ7 に画素データを供給
し、画像データ生成器ＬＰ2 がピクセルプロセッサＸＰ
8 〜ＸＰ11に画素データを供給し、画像データ生成器Ｌ
Ｐ3 がピクセルプロセッサＸＰ12〜ＸＰ15に画素データ
を供給するようになっている。
【００２８】なお、上述の画像メモリ装置１６及び画像
データ生成回路１５の構成は、上述の図１に示す画像メ
モリ２０を１６分割した構成に限定されるものではな
く、例えば画像メモリ２０を４分割するときは、例えば
図２ａに示すように、１個の画像データ生成器ＬＰと４
個のピクセルプロセッサＸＰi からなる基本ユニットを
１つ用いて、各ピクセルプロセッサＸＰ0 〜ＸＰ3 が、
図２ｂに示すように、４分割された画像メモリ２０の表
示画面上での対応する各ピクセル（対応するピクセルを
数字で示している）に対する画素データの読出及び書込
をそれぞれ制御するようにしてもよい。
データ生成回路１５の構成は、上述の図１に示す画像メ
モリ２０を１６分割した構成に限定されるものではな
く、例えば画像メモリ２０を４分割するときは、例えば
図２ａに示すように、１個の画像データ生成器ＬＰと４
個のピクセルプロセッサＸＰi からなる基本ユニットを
１つ用いて、各ピクセルプロセッサＸＰ0 〜ＸＰ3 が、
図２ｂに示すように、４分割された画像メモリ２０の表
示画面上での対応する各ピクセル（対応するピクセルを
数字で示している）に対する画素データの読出及び書込
をそれぞれ制御するようにしてもよい。
【００２９】また、例えば画像メモリ２０を８分割する
ときは、例えば図２ｃに示すように、上述の基本ユニッ
トを２つ用いて、各ピクセルプロセッサＸＰ0 〜ＸＰ7
が、図２ｄに示すように、８分割された画像メモリ２０
の表示画面上での対応する各ピクセルに対する画素デー
タの読出及び書込をそれぞれ制御するようにしてもよ
い。
ときは、例えば図２ｃに示すように、上述の基本ユニッ
トを２つ用いて、各ピクセルプロセッサＸＰ0 〜ＸＰ7
が、図２ｄに示すように、８分割された画像メモリ２０
の表示画面上での対応する各ピクセルに対する画素デー
タの読出及び書込をそれぞれ制御するようにしてもよ
い。
【００３０】また、例えば画像メモリ２０を３２分割す
るときは、例えば図３ａに示すように、上述の基本ユニ
ットを８個用いて、各ピクセルプロセッサＸＰ0 〜ＸＰ
31が、図３ｂに示すように、３２分割された画像メモリ
２０の表示画面上での対応する各ピクセルに対する画素
データの読出及び書込をそれぞれ制御するようにしても
よい。要するに、画像メモリ装置１６は、表示画面の分
解能に応じた画像メモリ２０を複数に分割し、各ピクセ
ルプロセッサＸＰi が分割された１つのメモリＭi をそ
れぞれ制御するメモリインターリーブ方式のものであれ
ばよく、以下、画像メモリ２０を１６分割した一具体例
で説明を続ける。
るときは、例えば図３ａに示すように、上述の基本ユニ
ットを８個用いて、各ピクセルプロセッサＸＰ0 〜ＸＰ
31が、図３ｂに示すように、３２分割された画像メモリ
２０の表示画面上での対応する各ピクセルに対する画素
データの読出及び書込をそれぞれ制御するようにしても
よい。要するに、画像メモリ装置１６は、表示画面の分
解能に応じた画像メモリ２０を複数に分割し、各ピクセ
ルプロセッサＸＰi が分割された１つのメモリＭi をそ
れぞれ制御するメモリインターリーブ方式のものであれ
ばよく、以下、画像メモリ２０を１６分割した一具体例
で説明を続ける。
【００３１】上記ピクセルプロセッサＸＰi の具体的な
回路構成は、例えば図４に示すように、上記画像データ
生成器ＬＰ0 〜ＬＰ3 からそれぞれ供給される画素デー
タを入出力ポートＩＯ1 を介して上記メモリＭi に供給
すると共に、該メモリＭi から入出力ポートＩＯ1 を介
して読み出した画素データを入出力ポートＩＯ2 を介し
て上記ＴＢｕｓ１９に出力するメインパス回路２１と、
上記画像データ生成器ＬＰ0 〜ＬＰ3 からそれぞれ供給
されるアドレスをデコードして、上記メインパス回路２
１の所謂パイプライン動作等を制御するアドレスデコー
ダ２２と、上記メインパス回路２１のデータの流れ等を
制御するシーケンサ２３と、上記メモリＭi に対する画
素データの読出及び書込を制御するメモリコントローラ
２４と、転送先のピクセルプロセッサＸＰj の番号ｊを
求め、転送の有無を判断すると共に、上記ＴＢｕｓ１９
を制御するＴＢｕｓコントローラ２５と、BITBLTコマン
ド等のデータ転送時、転送する矩形領域のアドレスを発
生して上記シーケンサ２３に供給するアドレスジェネレ
ータ２６と、上記メインパス回路２１〜アドレスジェネ
レータ２６を制御するための例えばパラメータ等を記憶
するコントロールレジスタ２７とから構成される。
回路構成は、例えば図４に示すように、上記画像データ
生成器ＬＰ0 〜ＬＰ3 からそれぞれ供給される画素デー
タを入出力ポートＩＯ1 を介して上記メモリＭi に供給
すると共に、該メモリＭi から入出力ポートＩＯ1 を介
して読み出した画素データを入出力ポートＩＯ2 を介し
て上記ＴＢｕｓ１９に出力するメインパス回路２１と、
上記画像データ生成器ＬＰ0 〜ＬＰ3 からそれぞれ供給
されるアドレスをデコードして、上記メインパス回路２
１の所謂パイプライン動作等を制御するアドレスデコー
ダ２２と、上記メインパス回路２１のデータの流れ等を
制御するシーケンサ２３と、上記メモリＭi に対する画
素データの読出及び書込を制御するメモリコントローラ
２４と、転送先のピクセルプロセッサＸＰj の番号ｊを
求め、転送の有無を判断すると共に、上記ＴＢｕｓ１９
を制御するＴＢｕｓコントローラ２５と、BITBLTコマン
ド等のデータ転送時、転送する矩形領域のアドレスを発
生して上記シーケンサ２３に供給するアドレスジェネレ
ータ２６と、上記メインパス回路２１〜アドレスジェネ
レータ２６を制御するための例えばパラメータ等を記憶
するコントロールレジスタ２７とから構成される。
【００３２】また、上記メインパス回路２１の要部は、
例えば図５に示すように、上記メモリＭi から入出力ポ
ートＩＯ1 を介して読み出した画素データを一旦記憶
し、記憶した画素データを入出力ポートＩＯ2 を介して
上記ＴＢｕｓ１９に出力するための転送用のレジスタ３
１ａ、３１ｂと、上記メモリＭi から入出力ポートＩＯ
1 を介して読み出した画素データとこのメインパス回路
２１内に設けられた内部データバス４６を介して供給さ
れる画素データを切り換え選択して、上記レジスタ３１
ｂに供給するマルチプレクサ（以下ＭＵＸという）３２
と、上記レジスタ３１ａ、３１ｂからの画素データの１
つを切り換え選択して、選択した画素データを入出力ポ
ートＩＯ2 を介して上記ＴＢｕｓ１９に出力するＭＵＸ
３３と、上記ＴＢｕｓ１９から入出力ポートＩＯ2 を介
して供給される画素データを一旦記憶し、記憶した画素
データを入出力ポートＩＯ1 を介して上記メモリＭi に
供給するための受取用のレジスタ３４ａ、３４ｂと、上
記ＴＢｕｓ１９から入出力ポートＩＯ2 を介して供給さ
れる画素データと上記内部データバス４６を介して供給
される画素データを切り換え選択するＭＵＸ３５と、上
記メモリＭi から入出力ポートＩＯ1 を介して読み出し
た画素データと上記ＭＵＸ３５で選択された画素データ
を切り換え選択して、上記レジスタ３４ｂに供給するＭ
ＵＸ３６と、上記レジスタ３４ａ、３４ｂからの画素デ
ータの１つを切り換え選択するＭＵＸ３７と、該ＭＵＸ
３７で選択された画素データの所定のプレーンのデータ
をシフトして、バックグランド・カラー表示とフォアグ
ランド・カラー表示を切り換える制御用のデータを検出
するシフトレジスタ３８と、該シフトレジスタ３８から
の制御用のデータに基づいて、必要に応じてカラー変換
した画素データを生成するカラー変換器３９と、上記メ
モリＭi から入出力ポートＩＯ1 を介して読み出された
後述するデスティネーションデータを一旦記憶するレジ
スタ４０と、上記カラー変換器３９からの画素データと
上記レジスタ４０からの画素データを後述するロジカル
オペレーションして得られる画素データを入出力ポート
ＩＯ1 を介して上記メモリＭi に書き込むロジカルオペ
レーション回路４１と、入出力ポートＩＯ1 の方向を切
り換えるバッファ４２ａ、４２ｂと、入出力ポートＩＯ
2 の方向を切り換えるバッファ４３ａ、４３ｂとから構
成される。
例えば図５に示すように、上記メモリＭi から入出力ポ
ートＩＯ1 を介して読み出した画素データを一旦記憶
し、記憶した画素データを入出力ポートＩＯ2 を介して
上記ＴＢｕｓ１９に出力するための転送用のレジスタ３
１ａ、３１ｂと、上記メモリＭi から入出力ポートＩＯ
1 を介して読み出した画素データとこのメインパス回路
２１内に設けられた内部データバス４６を介して供給さ
れる画素データを切り換え選択して、上記レジスタ３１
ｂに供給するマルチプレクサ（以下ＭＵＸという）３２
と、上記レジスタ３１ａ、３１ｂからの画素データの１
つを切り換え選択して、選択した画素データを入出力ポ
ートＩＯ2 を介して上記ＴＢｕｓ１９に出力するＭＵＸ
３３と、上記ＴＢｕｓ１９から入出力ポートＩＯ2 を介
して供給される画素データを一旦記憶し、記憶した画素
データを入出力ポートＩＯ1 を介して上記メモリＭi に
供給するための受取用のレジスタ３４ａ、３４ｂと、上
記ＴＢｕｓ１９から入出力ポートＩＯ2 を介して供給さ
れる画素データと上記内部データバス４６を介して供給
される画素データを切り換え選択するＭＵＸ３５と、上
記メモリＭi から入出力ポートＩＯ1 を介して読み出し
た画素データと上記ＭＵＸ３５で選択された画素データ
を切り換え選択して、上記レジスタ３４ｂに供給するＭ
ＵＸ３６と、上記レジスタ３４ａ、３４ｂからの画素デ
ータの１つを切り換え選択するＭＵＸ３７と、該ＭＵＸ
３７で選択された画素データの所定のプレーンのデータ
をシフトして、バックグランド・カラー表示とフォアグ
ランド・カラー表示を切り換える制御用のデータを検出
するシフトレジスタ３８と、該シフトレジスタ３８から
の制御用のデータに基づいて、必要に応じてカラー変換
した画素データを生成するカラー変換器３９と、上記メ
モリＭi から入出力ポートＩＯ1 を介して読み出された
後述するデスティネーションデータを一旦記憶するレジ
スタ４０と、上記カラー変換器３９からの画素データと
上記レジスタ４０からの画素データを後述するロジカル
オペレーションして得られる画素データを入出力ポート
ＩＯ1 を介して上記メモリＭi に書き込むロジカルオペ
レーション回路４１と、入出力ポートＩＯ1 の方向を切
り換えるバッファ４２ａ、４２ｂと、入出力ポートＩＯ
2 の方向を切り換えるバッファ４３ａ、４３ｂとから構
成される。
【００３３】なお、バッファ４４ａ、４４ｂは、例えば
所謂ファンアウトを多くするためのものであり、レジス
タ４５ａ、４５ｂ、４５ｃ、４５ｄは、例えばパイプラ
イン処理を行うものである。また、ＭＵＸ３２、３５、
３６は、データ転送コマンドでは、ＭＵＸ３２、３５が
バッファ４４ａからの画素データを選択し、ＭＵＸ３６
がバッファ４４ｂからの画素データを選択するように固
定され、ＭＵＸ３３は、シーケンサ２３からの制御信号
ＳＳＣによって制御され、ＭＵＸ３７は、シーケンサ２
３からの制御信号ＳＲＣによって制御され、レジスタ３
１ａ、３１ｂ、３４ａ、３４ｂは、それぞれシーケンサ
２３からの書込を許可する所謂イネーブル信号ＥＮ2 、
ＥＮ1 、ＥＮ5 、ＥＮ4 によって制御されるようになっ
ている。
所謂ファンアウトを多くするためのものであり、レジス
タ４５ａ、４５ｂ、４５ｃ、４５ｄは、例えばパイプラ
イン処理を行うものである。また、ＭＵＸ３２、３５、
３６は、データ転送コマンドでは、ＭＵＸ３２、３５が
バッファ４４ａからの画素データを選択し、ＭＵＸ３６
がバッファ４４ｂからの画素データを選択するように固
定され、ＭＵＸ３３は、シーケンサ２３からの制御信号
ＳＳＣによって制御され、ＭＵＸ３７は、シーケンサ２
３からの制御信号ＳＲＣによって制御され、レジスタ３
１ａ、３１ｂ、３４ａ、３４ｂは、それぞれシーケンサ
２３からの書込を許可する所謂イネーブル信号ＥＮ2 、
ＥＮ1 、ＥＮ5 、ＥＮ4 によって制御されるようになっ
ている。
【００３４】そして、このように構成されるメインパス
回路２１は、シーケンサ２３及びメモリコントローラ２
４により制御され、メモリＭi 間でのデータ転送をＴＢ
ｕｓ１９を介して行うようになっている。以下、表示画
面上での転送元の領域（以下ソース領域という）あるい
は転送先の領域（以下デスティネーション領域という）
が、従来の技術で述べたブロックＢX,Y （図１７参照）
の境界と一致しないときにおけるデータ転送動作につい
て説明する。
回路２１は、シーケンサ２３及びメモリコントローラ２
４により制御され、メモリＭi 間でのデータ転送をＴＢ
ｕｓ１９を介して行うようになっている。以下、表示画
面上での転送元の領域（以下ソース領域という）あるい
は転送先の領域（以下デスティネーション領域という）
が、従来の技術で述べたブロックＢX,Y （図１７参照）
の境界と一致しないときにおけるデータ転送動作につい
て説明する。
【００３５】各ピクセルプロセッサＸＰi は、矩形領域
のコピー転送を、上述したようにPIXBLTコマンドによっ
て実行するようになっている。このコマンドでは、メモ
リ１２内に記憶されている、例えば図６に示すようなソ
ース領域５１の左上隅のピクセルである始点の座標（ｘ
s ，ｙs ）、ソース領域５１の大きさＷ、Ｈ及びデステ
ィネーション領域５２までの距離Ｄｘd 、Ｄｙd を表す
データが、ＳＰ１３及び画像データ生成器ＬＰ0 〜ＬＰ
3 を介してピクセルプロセッサＸＰi に供給される。
のコピー転送を、上述したようにPIXBLTコマンドによっ
て実行するようになっている。このコマンドでは、メモ
リ１２内に記憶されている、例えば図６に示すようなソ
ース領域５１の左上隅のピクセルである始点の座標（ｘ
s ，ｙs ）、ソース領域５１の大きさＷ、Ｈ及びデステ
ィネーション領域５２までの距離Ｄｘd 、Ｄｙd を表す
データが、ＳＰ１３及び画像データ生成器ＬＰ0 〜ＬＰ
3 を介してピクセルプロセッサＸＰi に供給される。
【００３６】ピクセルプロセッサＸＰi は、転送先のピ
クセルプロセッサＸＰj の番号ｊを下記式１によって求
める。
クセルプロセッサＸＰj の番号ｊを下記式１によって求
める。
【００３７】 ｊ＝（（（Ｄｙd ＜＜２）＋ｉ）∧ｌｎ）∨（（Ｄｘd ＋ｉ）∧3H） ・・・式１
【００３８】なお、この式１において、演算記号「＜＜
２」、「∧」、「∨」は、それぞれ左へ２ビットシフ
ト、論理積、論理和を意味する。また、Ｄｙd 、Ｄ
ｘd 、ｌｎ、3Hは１６進数で表現されており、ｌｎの値
は、画像メモリ２０を分割した数ｎ、すなわちピクセル
プロセッサＸＰi の数ｎが４、８、１６、３２にそれぞ
れ対して0H（０）、4H（４）、CH（１２）、1CH （２
８）（括弧内は１０進数）である。
２」、「∧」、「∨」は、それぞれ左へ２ビットシフ
ト、論理積、論理和を意味する。また、Ｄｙd 、Ｄ
ｘd 、ｌｎ、3Hは１６進数で表現されており、ｌｎの値
は、画像メモリ２０を分割した数ｎ、すなわちピクセル
プロセッサＸＰi の数ｎが４、８、１６、３２にそれぞ
れ対して0H（０）、4H（４）、CH（１２）、1CH （２
８）（括弧内は１０進数）である。
【００３９】具体的には、例えば図７に示すように、ソ
ース領域５１の始点の座標（ｘs ，ｙs ）を（１０，１
０）とし、その大きさＷ、Ｈをそれぞれ８とし、デステ
ィネーション領域５２までの距離Ｄｘd 、Ｄｙd を９、
１３とし、ソース領域５１の境界とブロックＢX,Y の境
界が一致しないとき、ピクセルプロセッサＸＰ0 〜ＸＰ
15の各ＴＢｕｓコントローラ２５は、転送先のピクセル
プロセッサＸＰj の番号ｊを上述の式１により、それぞ
れ5H（５）〜FH（１５）、0H（０）〜4H（４）として求
め、この番号ｊに基づいてＴＢｕｓ１９を制御する。一
方、各アドレスデコーダ２１は、ソース領域５１の大き
さＷ、Ｈに基づいて何回の転送が必要かを求め、シーケ
ンサ２３に転送開始を通知すると共に、必要回数終了す
ると転送終了を通知する。
ース領域５１の始点の座標（ｘs ，ｙs ）を（１０，１
０）とし、その大きさＷ、Ｈをそれぞれ８とし、デステ
ィネーション領域５２までの距離Ｄｘd 、Ｄｙd を９、
１３とし、ソース領域５１の境界とブロックＢX,Y の境
界が一致しないとき、ピクセルプロセッサＸＰ0 〜ＸＰ
15の各ＴＢｕｓコントローラ２５は、転送先のピクセル
プロセッサＸＰj の番号ｊを上述の式１により、それぞ
れ5H（５）〜FH（１５）、0H（０）〜4H（４）として求
め、この番号ｊに基づいてＴＢｕｓ１９を制御する。一
方、各アドレスデコーダ２１は、ソース領域５１の大き
さＷ、Ｈに基づいて何回の転送が必要かを求め、シーケ
ンサ２３に転送開始を通知すると共に、必要回数終了す
ると転送終了を通知する。
【００４０】シーケンサ２３は、アドレスデコーダ２１
からの転送開始の通知により、メインパス回路２１の制
御を開始する。具体的には、シーケンサ２３は、例え
ば、デスティネーション領域５２の画素データと転送さ
れてきた画素データの所定の演算を行い、得られる画素
データを新たなデスティネーション領域５２の画素デー
タとするロジカルオペレーションを伴わないBITBLTコマ
ンドでは、図８に示すフローチャートに従って、メモリ
コントローラ２４及びＴＢｕｓコントローラ２５と連動
してメインパス回路２１のデータの流れを制御する。な
お、このフローチャートの左側はＴＢｕｓ１９へのアク
セス動作を示し、右側はメモリＭi へのアクセス動作を
示している。また、転送元のメモリＭi から読み出した
画素データをソースデータＳＤk （ｋ＝０、１、２・・
・）とし、転送先のピクセルプロセッサＸＰj で受信さ
れた画素データをレシーブデータＲＤk としている。
からの転送開始の通知により、メインパス回路２１の制
御を開始する。具体的には、シーケンサ２３は、例え
ば、デスティネーション領域５２の画素データと転送さ
れてきた画素データの所定の演算を行い、得られる画素
データを新たなデスティネーション領域５２の画素デー
タとするロジカルオペレーションを伴わないBITBLTコマ
ンドでは、図８に示すフローチャートに従って、メモリ
コントローラ２４及びＴＢｕｓコントローラ２５と連動
してメインパス回路２１のデータの流れを制御する。な
お、このフローチャートの左側はＴＢｕｓ１９へのアク
セス動作を示し、右側はメモリＭi へのアクセス動作を
示している。また、転送元のメモリＭi から読み出した
画素データをソースデータＳＤk （ｋ＝０、１、２・・
・）とし、転送先のピクセルプロセッサＸＰj で受信さ
れた画素データをレシーブデータＲＤk としている。
【００４１】タイミングＴ０において、メモリＭi から
読み出したソースデータＳＤ0 を、上述の図５に示す入
出力ポートＩＯ1 、バッファ４２ａ、４４ａ及びＭＵＸ
３２を介してレジスタ３１ｂにラッチする。つぎに、こ
のラッチされたソースデータＳＤ0 をＭＵＸ３３、バッ
ファ４３ａ、入出力ポートＩＯ2 を介してＴＢｕｓ１９
に出力する。なお、各ピクセルプロセッサＸＰi の出力
順番は、上述の式１に基づいて求められる転送先のピク
セルプロセッサＸＰj を示す番号ｊが若い順番に行われ
る。
読み出したソースデータＳＤ0 を、上述の図５に示す入
出力ポートＩＯ1 、バッファ４２ａ、４４ａ及びＭＵＸ
３２を介してレジスタ３１ｂにラッチする。つぎに、こ
のラッチされたソースデータＳＤ0 をＭＵＸ３３、バッ
ファ４３ａ、入出力ポートＩＯ2 を介してＴＢｕｓ１９
に出力する。なお、各ピクセルプロセッサＸＰi の出力
順番は、上述の式１に基づいて求められる転送先のピク
セルプロセッサＸＰj を示す番号ｊが若い順番に行われ
る。
【００４２】タイミングＴ１において、次のピクセルの
データ転送に備えてメモリＭi から読み出したソースデ
ータＳＤ1 をレジスタ３１ａにラッチする。また、この
とき、上述のタイミングＴ０における他のピクセルプロ
セッサＸＰi からＴＢｕｓ１９を介して転送されてくる
レシーブデータＲＤ0 を、入出力ポートＩＯ2 、バッフ
ァ４３ｂ、４４ｂ及びＭＵＸ３６を介してレジスタ３４
ｂにラッチする。そして、各ピクセルプロセッサＸＰi
間のデータ転送が終了すると、レジスタ３１ａにラッチ
した次のソースデータＳＤ1 をＴＢｕｓ１９に出力す
る。
データ転送に備えてメモリＭi から読み出したソースデ
ータＳＤ1 をレジスタ３１ａにラッチする。また、この
とき、上述のタイミングＴ０における他のピクセルプロ
セッサＸＰi からＴＢｕｓ１９を介して転送されてくる
レシーブデータＲＤ0 を、入出力ポートＩＯ2 、バッフ
ァ４３ｂ、４４ｂ及びＭＵＸ３６を介してレジスタ３４
ｂにラッチする。そして、各ピクセルプロセッサＸＰi
間のデータ転送が終了すると、レジスタ３１ａにラッチ
した次のソースデータＳＤ1 をＴＢｕｓ１９に出力す
る。
【００４３】タイミングＴ２において、上述のタイミン
グＴ１でレジスタ３４ｂにラッチしたレシーブデータＲ
Ｄ0 を必要に応じてカラー変換し、例えばレシーブデー
タＲＤ0 をそのままライトデータＷＤ0 として、ロジカ
ルオペレーション回路４１、レジスタ４５ｃ、バッファ
４２ｂ及び入出力ポートＩＯ1 を介してメモリＭi に供
給する。すなわち、ロジカルオペレーション回路４１
は、このロジカルオペレーションを伴わないBITBLTコマ
ンドでは、レシーブデータＲＤ0 をそのままメモリＭi
に供給するようになっている。
グＴ１でレジスタ３４ｂにラッチしたレシーブデータＲ
Ｄ0 を必要に応じてカラー変換し、例えばレシーブデー
タＲＤ0 をそのままライトデータＷＤ0 として、ロジカ
ルオペレーション回路４１、レジスタ４５ｃ、バッファ
４２ｂ及び入出力ポートＩＯ1 を介してメモリＭi に供
給する。すなわち、ロジカルオペレーション回路４１
は、このロジカルオペレーションを伴わないBITBLTコマ
ンドでは、レシーブデータＲＤ0 をそのままメモリＭi
に供給するようになっている。
【００４４】タイミングＴ３において、上述のタイミン
グＴ１の動作と同様に、次のピクセルのデータ転送に備
えてソースデータＳＤ2 をレジスタ３１ｂにラッチす
る。また、このとき、他のピクセルプロセッサＸＰi か
ら転送されてくるレシーブデータＲＤ1 をレジスタ３４
ａにラッチする。そして、各ピクセルプロセッサＸＰi
間のデータ転送が終了すると、レジスタ３１ｂにラッチ
したソースデータＳＤ2をＴＢｕｓ１９に出力する。
グＴ１の動作と同様に、次のピクセルのデータ転送に備
えてソースデータＳＤ2 をレジスタ３１ｂにラッチす
る。また、このとき、他のピクセルプロセッサＸＰi か
ら転送されてくるレシーブデータＲＤ1 をレジスタ３４
ａにラッチする。そして、各ピクセルプロセッサＸＰi
間のデータ転送が終了すると、レジスタ３１ｂにラッチ
したソースデータＳＤ2をＴＢｕｓ１９に出力する。
【００４５】タイミングＴ４において、上述のタイミン
グＴ３でレジスタ３４ａにラッチした他のピクセルプロ
セッサＸＰi からのレシーブデータＲＤ1 を必要に応じ
てカラー変換し、例えばレシーブデータＲＤ1 をそのま
まライトデータＷＤ1 としてメモリＭi に供給する。
グＴ３でレジスタ３４ａにラッチした他のピクセルプロ
セッサＸＰi からのレシーブデータＲＤ1 を必要に応じ
てカラー変換し、例えばレシーブデータＲＤ1 をそのま
まライトデータＷＤ1 としてメモリＭi に供給する。
【００４６】以下、上述のようなメモリＭi からのソー
スデータＳＤk+1 の読出と、前回に読み出したソースデ
ータＳＤk のＴＢｕｓ１９への出力とをレジスタ３１
ａ、３１ｂを交互に用いて同時に行うと共に、ＴＢｕｓ
１９を介して送られてくるレシーブデータＲＤk+1 の受
信と、前回に受信されたレシーブデータＲＤk のライト
データＷＤk としてのメモリＭi への書込とをレジスタ
３４ａ、３４ｂを交互に用いて同時に行う動作を、ソー
ス領域５１内の全ピクセルに対するデータ転送が終了す
るまで繰り返し行う。この結果、ピクセルプロセッサＸ
Ｐi 間のデータ転送は、略々メモリアクセス時間内に終
了することができる。換言すると、メモリＭi のアクセ
ス（読出及び書込）とＴＢｕｓ１９のアクセス（データ
の送受）を同時に進行することができ、ピクセルプロセ
ッサＸＰi 間のデータ転送を高速で行うことができる。
スデータＳＤk+1 の読出と、前回に読み出したソースデ
ータＳＤk のＴＢｕｓ１９への出力とをレジスタ３１
ａ、３１ｂを交互に用いて同時に行うと共に、ＴＢｕｓ
１９を介して送られてくるレシーブデータＲＤk+1 の受
信と、前回に受信されたレシーブデータＲＤk のライト
データＷＤk としてのメモリＭi への書込とをレジスタ
３４ａ、３４ｂを交互に用いて同時に行う動作を、ソー
ス領域５１内の全ピクセルに対するデータ転送が終了す
るまで繰り返し行う。この結果、ピクセルプロセッサＸ
Ｐi 間のデータ転送は、略々メモリアクセス時間内に終
了することができる。換言すると、メモリＭi のアクセ
ス（読出及び書込）とＴＢｕｓ１９のアクセス（データ
の送受）を同時に進行することができ、ピクセルプロセ
ッサＸＰi 間のデータ転送を高速で行うことができる。
【００４７】なお、ロジカルオペレーションを伴うBITB
LTコマンドでは、例えば図９に示すように、タイミング
Ｔ１、Ｔ４、Ｔ７等におけるメモリＭi からの転送先の
画素データであるデスティネーションデータＤＤk のレ
ジスタ４０への書込が追加されると共に、タイミングＴ
３、Ｔ６、Ｔ９等におけるライトデータＷＤk のメモリ
Ｍi への書込を行う前のデスティネーションデータＤＤ
k と必要に応じてカラー変換されたレシーブデータＲＤ
k とのロジカルオペレーション、例えばデスティネーシ
ョンＤＤk とレシーブデータＲＤk をカラー変換して得
られる画素データとの所定の論理演算が追加されるが、
これらもメモリアクセス時間内で終了することができ、
上述のロジカルオペレーションを伴わないBITBLTコマン
ド同様に、データ転送を高速に実行することができる。
LTコマンドでは、例えば図９に示すように、タイミング
Ｔ１、Ｔ４、Ｔ７等におけるメモリＭi からの転送先の
画素データであるデスティネーションデータＤＤk のレ
ジスタ４０への書込が追加されると共に、タイミングＴ
３、Ｔ６、Ｔ９等におけるライトデータＷＤk のメモリ
Ｍi への書込を行う前のデスティネーションデータＤＤ
k と必要に応じてカラー変換されたレシーブデータＲＤ
k とのロジカルオペレーション、例えばデスティネーシ
ョンＤＤk とレシーブデータＲＤk をカラー変換して得
られる画素データとの所定の論理演算が追加されるが、
これらもメモリアクセス時間内で終了することができ、
上述のロジカルオペレーションを伴わないBITBLTコマン
ド同様に、データ転送を高速に実行することができる。
【００４８】ここで、上述のメモリＭi 及びＴＢｕｓ１
９のアクセスのタイミングについて詳細に説明する。
９のアクセスのタイミングについて詳細に説明する。
【００４９】例えばロジカルオペレーションを伴わない
BITBLTコマンドでは、メモリＭi のアクセスは、例えば
図１０ａに示すように、シーケンサ２３からメモリコン
トローラ２４に供給するリクエスト信号ＭＲＥＱのロー
レベル（以下Ｌレベルという）によって開始され、さら
に、メモリＭi に対する画素データの読出及び書込は、
図１０ｂに示すように、メモリコントローラ２４からの
リードライト信号Ｒ／Ｗによって制御され、例えばリー
ドライト信号Ｒ／ＷがＨレベルのとき、メモリＭi はリ
ードモードとなる。そして、メモリコントローラ２４
は、リードライト信号Ｒ／ＷをＨレベルとすると共に、
ソース領域５１のピクセル位置を示す後述する読出アド
レスを順次メモリＭi に供給することにより、図１０ｄ
に示すように、上述の図８に示すタイミングＴ０、Ｔ
１、Ｔ３、Ｔ５・・・での読出動作に相当するソースデ
ータＳＤ0 、ＳＤ1 、ＳＤ2 、ＳＤ3 ・・・の読出を順
次行う。また、一方、メモリコントローラ２４は、リー
ドライト信号Ｒ／ＷをＬレベルとすると共に、デスティ
ネーション領域５２のピクセル位置を示す後述する書込
アドレスを順次メモリＭi に供給することにより、図１
０ｄに示すように、上述のタイミングＴ２、Ｔ４、Ｔ６
・・・での書込動作に相当するライトデータＷＤ0 、Ｗ
Ｄ1 、ＷＤ2 ・・・の書込を順次行う。また、メモリコ
ントローラ２４は、図１０ｃに示すように、読出あるい
は書込を１回行う毎に、次の動作を許可するために、そ
のタイミングを通知するネクスト信号ＮＥＸＴをＬレベ
ルとしてシーケンサ２３に供給する。
BITBLTコマンドでは、メモリＭi のアクセスは、例えば
図１０ａに示すように、シーケンサ２３からメモリコン
トローラ２４に供給するリクエスト信号ＭＲＥＱのロー
レベル（以下Ｌレベルという）によって開始され、さら
に、メモリＭi に対する画素データの読出及び書込は、
図１０ｂに示すように、メモリコントローラ２４からの
リードライト信号Ｒ／Ｗによって制御され、例えばリー
ドライト信号Ｒ／ＷがＨレベルのとき、メモリＭi はリ
ードモードとなる。そして、メモリコントローラ２４
は、リードライト信号Ｒ／ＷをＨレベルとすると共に、
ソース領域５１のピクセル位置を示す後述する読出アド
レスを順次メモリＭi に供給することにより、図１０ｄ
に示すように、上述の図８に示すタイミングＴ０、Ｔ
１、Ｔ３、Ｔ５・・・での読出動作に相当するソースデ
ータＳＤ0 、ＳＤ1 、ＳＤ2 、ＳＤ3 ・・・の読出を順
次行う。また、一方、メモリコントローラ２４は、リー
ドライト信号Ｒ／ＷをＬレベルとすると共に、デスティ
ネーション領域５２のピクセル位置を示す後述する書込
アドレスを順次メモリＭi に供給することにより、図１
０ｄに示すように、上述のタイミングＴ２、Ｔ４、Ｔ６
・・・での書込動作に相当するライトデータＷＤ0 、Ｗ
Ｄ1 、ＷＤ2 ・・・の書込を順次行う。また、メモリコ
ントローラ２４は、図１０ｃに示すように、読出あるい
は書込を１回行う毎に、次の動作を許可するために、そ
のタイミングを通知するネクスト信号ＮＥＸＴをＬレベ
ルとしてシーケンサ２３に供給する。
【００５０】一方、メインパス回路２１のバッファ４２
ａ、４２ｂは、上述のリードライト信号Ｒ／Ｗに同期し
て制御され、すなわち、バッファ４２ａは、リードライ
ト信号Ｒ／ＷがＨレベルのとき動作（アクティブ）状態
となり、バッファ４２ｂは、Ｌレベルのときアクティブ
状態となる。また、レジスタ３１ｂ、３１ａは、図１０
ｅ、ｆにそれぞれ示すように、シーケンサ２３から供給
される各イネーブル信号ＥＮ1 、ＥＮ2 がそれぞれＬレ
ベルのとき、書込が許可されると共に、例えばシーケン
サ２３から供給される上述の図１０ｄに示すソースデー
タＳＤk を確実にラッチすることが可能なクロック（図
示せず）よって、メモリＭi からバッファ４２ａを介し
て読み出されたソースデータＳＤk を交互にラッチす
る。すなわち、上述のタイミングＴ０、Ｔ１、Ｔ３、Ｔ
５・・・でのラッチ動作に相当するソースデータＳ
Ｄ0 、ＳＤ1 、ＳＤ2 、ＳＤ3 ・・・の交互のラッチを
順次行う。
ａ、４２ｂは、上述のリードライト信号Ｒ／Ｗに同期し
て制御され、すなわち、バッファ４２ａは、リードライ
ト信号Ｒ／ＷがＨレベルのとき動作（アクティブ）状態
となり、バッファ４２ｂは、Ｌレベルのときアクティブ
状態となる。また、レジスタ３１ｂ、３１ａは、図１０
ｅ、ｆにそれぞれ示すように、シーケンサ２３から供給
される各イネーブル信号ＥＮ1 、ＥＮ2 がそれぞれＬレ
ベルのとき、書込が許可されると共に、例えばシーケン
サ２３から供給される上述の図１０ｄに示すソースデー
タＳＤk を確実にラッチすることが可能なクロック（図
示せず）よって、メモリＭi からバッファ４２ａを介し
て読み出されたソースデータＳＤk を交互にラッチす
る。すなわち、上述のタイミングＴ０、Ｔ１、Ｔ３、Ｔ
５・・・でのラッチ動作に相当するソースデータＳ
Ｄ0 、ＳＤ1 、ＳＤ2 、ＳＤ3 ・・・の交互のラッチを
順次行う。
【００５１】このようにしてレジスタ３１ａ、３１ｂに
交互にラッチされたソースデータＳＤk は、ＭＵＸ３３
により交互に選択され、バッファ４３ａ及び入出力ポー
トＩＯ2 を介してＴＢｕｓ１９に出力される。具体的に
は、ＭＵＸ３３は、図１０ｇに示すように、シーケンサ
２３から供給される制御信号ＳＳＣがＬレベルのとき、
レジスタ３１ｂからのソースデータＳＤk （ｋは偶数）
を選択し、Ｈレベルのとき、レジスタ３１ａからのソー
スデータＳＤk （ｋは奇数）を選択し、これらの選択し
たソースデータＳＤk を、ＴＢｕｓコントローラ２５に
よって制御されるバッファ４３ａを介してＴＢｕｓ１９
に出力する。
交互にラッチされたソースデータＳＤk は、ＭＵＸ３３
により交互に選択され、バッファ４３ａ及び入出力ポー
トＩＯ2 を介してＴＢｕｓ１９に出力される。具体的に
は、ＭＵＸ３３は、図１０ｇに示すように、シーケンサ
２３から供給される制御信号ＳＳＣがＬレベルのとき、
レジスタ３１ｂからのソースデータＳＤk （ｋは偶数）
を選択し、Ｈレベルのとき、レジスタ３１ａからのソー
スデータＳＤk （ｋは奇数）を選択し、これらの選択し
たソースデータＳＤk を、ＴＢｕｓコントローラ２５に
よって制御されるバッファ４３ａを介してＴＢｕｓ１９
に出力する。
【００５２】ＴＢｕｓコントローラ２５は、図１０ｋに
示すように、上述のネクスト信号ＮＥＸＴに基づいてシ
ーケンサ２３から供給されるデータ転送の開始を制御す
る制御信号ＴＳのＬレベルを基準として、例えばＴＢｕ
ｓ１９上のデータ転送速度（レート）に相当するクロッ
クを上述した転送先のピクセルプロセッサＸＰj を示す
番号ｊ分カウントし、カウントが終了した時点で、バッ
ファ４３ａをアクティブ状態にすることにより、上述の
タイミングＴ０、Ｔ１、Ｔ３・・・でのレジスタ３１
ａ、３１ｂへのソースデータＳＤk の書込が終了した後
に実行するＴＢｕｓ１９へのソースデータＳＤk の出力
を行う。具体的には、例えばこのピクセルプロセッサＸ
Ｐi の番号ｉが１２であって、転送先のピクセルプロセ
ッサＸＰjの番号ｊが５のとき、ピクセルプロセッサＸ
Ｐ12のＴＢｕｓコントローラ２５は、図１０ｍ、ｎにそ
れぞれ示すように、ＴＢｕｓ１９上での転送データの第
５番目のタイムスロットに相当する時間に入出力ポート
ＩＯ2 の方向を制御する制御信号ＤＩＲ及びイネーブル
信号ＥＮ3 を共にＬレベルとしてバッファ４３ａをアク
ティブ状態にし、レジスタ３１ａ、３１ｂに交互にラッ
チされていたソースデータＳＤk を、ＭＵＸ３３及びバ
ッファ４３ａを介してＴＢｕｓ１９に出力する。また、
ＴＢｕｓコントローラ２５は、図１０ｐに示すように、
ソースデータＳＤk を１回出力する毎に、１つのピクセ
ルに対するデータ転送が完了し、次のデータ転送を許可
するために、制御信号ＴＨをＬレベルとしてシーケンサ
２３に供給する。
示すように、上述のネクスト信号ＮＥＸＴに基づいてシ
ーケンサ２３から供給されるデータ転送の開始を制御す
る制御信号ＴＳのＬレベルを基準として、例えばＴＢｕ
ｓ１９上のデータ転送速度（レート）に相当するクロッ
クを上述した転送先のピクセルプロセッサＸＰj を示す
番号ｊ分カウントし、カウントが終了した時点で、バッ
ファ４３ａをアクティブ状態にすることにより、上述の
タイミングＴ０、Ｔ１、Ｔ３・・・でのレジスタ３１
ａ、３１ｂへのソースデータＳＤk の書込が終了した後
に実行するＴＢｕｓ１９へのソースデータＳＤk の出力
を行う。具体的には、例えばこのピクセルプロセッサＸ
Ｐi の番号ｉが１２であって、転送先のピクセルプロセ
ッサＸＰjの番号ｊが５のとき、ピクセルプロセッサＸ
Ｐ12のＴＢｕｓコントローラ２５は、図１０ｍ、ｎにそ
れぞれ示すように、ＴＢｕｓ１９上での転送データの第
５番目のタイムスロットに相当する時間に入出力ポート
ＩＯ2 の方向を制御する制御信号ＤＩＲ及びイネーブル
信号ＥＮ3 を共にＬレベルとしてバッファ４３ａをアク
ティブ状態にし、レジスタ３１ａ、３１ｂに交互にラッ
チされていたソースデータＳＤk を、ＭＵＸ３３及びバ
ッファ４３ａを介してＴＢｕｓ１９に出力する。また、
ＴＢｕｓコントローラ２５は、図１０ｐに示すように、
ソースデータＳＤk を１回出力する毎に、１つのピクセ
ルに対するデータ転送が完了し、次のデータ転送を許可
するために、制御信号ＴＨをＬレベルとしてシーケンサ
２３に供給する。
【００５３】以上のような動作を、各ピクセルプロセッ
サＸＰi がその転送先のピクセルプロセッサＸＰj の番
号ｊに基づいて行うことにより、ＴＢｕｓ１９上には、
図１０ｑに示すように、転送元のピクセルプロセッサＸ
Ｐi から出力された画素データが、その転送先のピクセ
ルプロセッサＸＰj の番号ｊが若い順番に並べられて出
力される。なお、この図１０ｑに示す番号は、上述の番
号ｊに対応している。
サＸＰi がその転送先のピクセルプロセッサＸＰj の番
号ｊに基づいて行うことにより、ＴＢｕｓ１９上には、
図１０ｑに示すように、転送元のピクセルプロセッサＸ
Ｐi から出力された画素データが、その転送先のピクセ
ルプロセッサＸＰj の番号ｊが若い順番に並べられて出
力される。なお、この図１０ｑに示す番号は、上述の番
号ｊに対応している。
【００５４】このようにしてＴＢｕｓ１９上に出力され
た画素データの各ピクセルプロセッサＸＰi での受信
は、以下のようにして行われる。
た画素データの各ピクセルプロセッサＸＰi での受信
は、以下のようにして行われる。
【００５５】バッファ４３ｂも、上述のＴＢｕｓコント
ローラ２５からの制御信号ＤＩＲ及びイネーブル信号Ｅ
Ｎ3 によって制御され、例えば制御信号ＤＩＲがＨレベ
ルであってイネーブル信号ＥＮ3 がＬレベルのとき、ア
クティブ状態となり、ＴＢｕｓコントローラ２５は、上
述のシーケンサ２３からの制御信号ＴＳのＬレベルを基
準として、例えばＴＢｕｓ１９上のデータ転送速度に相
当するクロックを自分自身のピクセルプロセッサＸＰi
の番号ｉ分カウントし、カウントが終了した時点で、バ
ッファ４３ｂをアクティブ状態にすることにより、上述
のタイミングＴ０、Ｔ１、Ｔ３・・・の後に実行するＴ
Ｂｕｓ１９へのソースデータＳＤk の出力に同期したレ
シーブデータＲＤk のレジスタ３４ａ、３４ｂへのラッ
チを行う。具体的には、例えばこのピクセルプロセッサ
ＸＰi の番号ｉが上述のように１２のとき、ＴＢｕｓコ
ントローラ２５は、図１０ｍ、ｎにそれぞれ示すよう
に、ＴＢｕｓ１９上での転送データの第１２番目のタイ
ムスロットに相当する時間に制御信号ＤＩＲをＨレベル
とすると共に、イネーブル信号ＥＮ3 をＬレベルとして
バッファ４３ｂをアクティブ状態にし、また、図１０
ｈ、ｉに示すように、レジスタ３４ｂ、３４ａにそれぞ
れ供給するイネーブル信号ＥＮ4 、ＥＮ5 を交互にＬレ
ベルとすることにより、ＴＢｕｓ１９を介して受信され
るレシーブデータＲＤk をレジスタ３４ａ、３４ｂに交
互にラッチする。
ローラ２５からの制御信号ＤＩＲ及びイネーブル信号Ｅ
Ｎ3 によって制御され、例えば制御信号ＤＩＲがＨレベ
ルであってイネーブル信号ＥＮ3 がＬレベルのとき、ア
クティブ状態となり、ＴＢｕｓコントローラ２５は、上
述のシーケンサ２３からの制御信号ＴＳのＬレベルを基
準として、例えばＴＢｕｓ１９上のデータ転送速度に相
当するクロックを自分自身のピクセルプロセッサＸＰi
の番号ｉ分カウントし、カウントが終了した時点で、バ
ッファ４３ｂをアクティブ状態にすることにより、上述
のタイミングＴ０、Ｔ１、Ｔ３・・・の後に実行するＴ
Ｂｕｓ１９へのソースデータＳＤk の出力に同期したレ
シーブデータＲＤk のレジスタ３４ａ、３４ｂへのラッ
チを行う。具体的には、例えばこのピクセルプロセッサ
ＸＰi の番号ｉが上述のように１２のとき、ＴＢｕｓコ
ントローラ２５は、図１０ｍ、ｎにそれぞれ示すよう
に、ＴＢｕｓ１９上での転送データの第１２番目のタイ
ムスロットに相当する時間に制御信号ＤＩＲをＨレベル
とすると共に、イネーブル信号ＥＮ3 をＬレベルとして
バッファ４３ｂをアクティブ状態にし、また、図１０
ｈ、ｉに示すように、レジスタ３４ｂ、３４ａにそれぞ
れ供給するイネーブル信号ＥＮ4 、ＥＮ5 を交互にＬレ
ベルとすることにより、ＴＢｕｓ１９を介して受信され
るレシーブデータＲＤk をレジスタ３４ａ、３４ｂに交
互にラッチする。
【００５６】このようにしてレジスタ３４ａ、３４ｂに
交互にラッチされたソースデータＳＤk は、ＭＵＸ３７
により交互に選択され、この選択されたレシーブデータ
ＲＤk は、必要に応じてカラー変換が施された後、ロジ
カルオペレーション回路４１、レジスタ４５ｃ及びバッ
ファ４２ｂを介してメモリＭi に記憶される。具体的に
は、ＭＵＸ３７は、図１０ｊに示すように、シーケンサ
２３から供給される制御信号ＳＲＣがＬレベルのとき、
レジスタ３４ｂからのレシーブデータＲＤk （ｋは偶
数）を選択し、Ｈレベルのときレジスタ３４ａからのレ
シーブデータＲＤk （ｋは奇数）を選択し、選択したレ
シーブデータＲＤk をシフトレジスタ３８に供給する。
シフトレジスタ３８は、レシーブデータＲＤk を所定の
ビット数分シフトして、レジスタ４５ａを介してカラー
変換器３９に供給する。カラー変換器３９は、このシフ
トされた画素データの最下位ビット（所謂ＬＳＢ）に基
づいて、例えばこのＬＳＢが０のときは、レシーブデー
タＲＤk をバックグランドカラーに変換し、１のときは
フォワーグランドカラーに変換し、この必要に応じてカ
ラー変換されたレシーブデータＲＤk をレジスタ４５ｂ
を介してロジカルオペレーション回路４１に供給する。
ロジカルオペレーション回路４１は、このロジカルオペ
レーションを伴わないBITBLTコマンドでは、必要に応じ
てカラー変換されたレシーブデータＲＤk をそのままレ
ジスタ４５ｃを介してバッファ４２ｂに供給する。バッ
ファ４２ｂは上述したようにメモリＭi の書込に同期し
てアクティブ状態となり、必要に応じてカラー変換され
たレシーブデータＲＤk をライトデータＷＤk としてメ
モリＭi に供給する。そして、メモリＭi は、上述のタ
イミングＴ２、Ｔ４、Ｔ６・・・での書込動作に相当す
るレシーブデータＲＤk の記憶を行う。
交互にラッチされたソースデータＳＤk は、ＭＵＸ３７
により交互に選択され、この選択されたレシーブデータ
ＲＤk は、必要に応じてカラー変換が施された後、ロジ
カルオペレーション回路４１、レジスタ４５ｃ及びバッ
ファ４２ｂを介してメモリＭi に記憶される。具体的に
は、ＭＵＸ３７は、図１０ｊに示すように、シーケンサ
２３から供給される制御信号ＳＲＣがＬレベルのとき、
レジスタ３４ｂからのレシーブデータＲＤk （ｋは偶
数）を選択し、Ｈレベルのときレジスタ３４ａからのレ
シーブデータＲＤk （ｋは奇数）を選択し、選択したレ
シーブデータＲＤk をシフトレジスタ３８に供給する。
シフトレジスタ３８は、レシーブデータＲＤk を所定の
ビット数分シフトして、レジスタ４５ａを介してカラー
変換器３９に供給する。カラー変換器３９は、このシフ
トされた画素データの最下位ビット（所謂ＬＳＢ）に基
づいて、例えばこのＬＳＢが０のときは、レシーブデー
タＲＤk をバックグランドカラーに変換し、１のときは
フォワーグランドカラーに変換し、この必要に応じてカ
ラー変換されたレシーブデータＲＤk をレジスタ４５ｂ
を介してロジカルオペレーション回路４１に供給する。
ロジカルオペレーション回路４１は、このロジカルオペ
レーションを伴わないBITBLTコマンドでは、必要に応じ
てカラー変換されたレシーブデータＲＤk をそのままレ
ジスタ４５ｃを介してバッファ４２ｂに供給する。バッ
ファ４２ｂは上述したようにメモリＭi の書込に同期し
てアクティブ状態となり、必要に応じてカラー変換され
たレシーブデータＲＤk をライトデータＷＤk としてメ
モリＭi に供給する。そして、メモリＭi は、上述のタ
イミングＴ２、Ｔ４、Ｔ６・・・での書込動作に相当す
るレシーブデータＲＤk の記憶を行う。
【００５７】つぎに、ロジカルオペレーションを伴うBI
TBLTコマンドでのメモリＭi 及びＴＢｕｓ１９のアクセ
スのタイミングについて詳細に説明する。
TBLTコマンドでのメモリＭi 及びＴＢｕｓ１９のアクセ
スのタイミングについて詳細に説明する。
【００５８】メモリＭi のアクセスは、上述のロジカル
オペレーションを伴わないBITBLTコマンドと同様に、例
えば図１１ａに示すように、リクエスト信号ＭＲＥＱの
Ｌレベルによって開始され、メモリＭi に対する画素デ
ータの読出及び書込は、図１１ｂに示すように、リード
ライト信号Ｒ／Ｗによって制御され、例えばリードライ
ト信号Ｒ／ＷがＨレベルのとき、メモリＭi はリードモ
ードとなる。そして、メモリコントローラ２４は、リー
ドライト信号Ｒ／ＷをＨレベルとすると共に、ソース領
域５１のピクセル位置を示す読出アドレスを順次メモリ
Ｍi に供給することにより、このロジカルオペレーショ
ンを伴うデータ転送では、図１１ｄに示すように、上述
の図９に示すタイミングＴ０、Ｔ２、Ｔ５、Ｔ８・・・
での読出動作に相当するソースデータＳＤ0 、ＳＤ1 、
ＳＤ2 、ＳＤ3 ・・・の読出を行うと共に、デスティネ
ーション領域５２のピクセル位置を示す読出アドレスを
順次メモリＭi に供給することにより、上述のタイミン
グＴ１、Ｔ４、Ｔ７・・・での画素データの読出動作に
相当するデスティネーションデータＤＤ0 、ＤＤ1、Ｄ
Ｄ2 ・・・の読出を順次行う。また、一方、メモリコン
トローラ２４は、リードライト信号Ｒ／ＷをＬレベルと
すると共に、デスティネーション領域５２のピクセル位
置を示す書込アドレスを順次メモリＭi に供給すること
により、図１１ｄに示すように、上述のタイミングＴ
３、Ｔ６、Ｔ９・・・での書込動作に相当するライトデ
ータＷＤ0 、ＷＤ1 、ＷＤ2 ・・・の書込を順次行う。
また、メモリコントローラ２４は、図１１ｃに示すよう
に、読出あるいは書込を１回行う毎に、そのタイミング
を通知するネクスト信号ＮＥＸＴをＬレベルとしてシー
ケンサ２３に供給する。
オペレーションを伴わないBITBLTコマンドと同様に、例
えば図１１ａに示すように、リクエスト信号ＭＲＥＱの
Ｌレベルによって開始され、メモリＭi に対する画素デ
ータの読出及び書込は、図１１ｂに示すように、リード
ライト信号Ｒ／Ｗによって制御され、例えばリードライ
ト信号Ｒ／ＷがＨレベルのとき、メモリＭi はリードモ
ードとなる。そして、メモリコントローラ２４は、リー
ドライト信号Ｒ／ＷをＨレベルとすると共に、ソース領
域５１のピクセル位置を示す読出アドレスを順次メモリ
Ｍi に供給することにより、このロジカルオペレーショ
ンを伴うデータ転送では、図１１ｄに示すように、上述
の図９に示すタイミングＴ０、Ｔ２、Ｔ５、Ｔ８・・・
での読出動作に相当するソースデータＳＤ0 、ＳＤ1 、
ＳＤ2 、ＳＤ3 ・・・の読出を行うと共に、デスティネ
ーション領域５２のピクセル位置を示す読出アドレスを
順次メモリＭi に供給することにより、上述のタイミン
グＴ１、Ｔ４、Ｔ７・・・での画素データの読出動作に
相当するデスティネーションデータＤＤ0 、ＤＤ1、Ｄ
Ｄ2 ・・・の読出を順次行う。また、一方、メモリコン
トローラ２４は、リードライト信号Ｒ／ＷをＬレベルと
すると共に、デスティネーション領域５２のピクセル位
置を示す書込アドレスを順次メモリＭi に供給すること
により、図１１ｄに示すように、上述のタイミングＴ
３、Ｔ６、Ｔ９・・・での書込動作に相当するライトデ
ータＷＤ0 、ＷＤ1 、ＷＤ2 ・・・の書込を順次行う。
また、メモリコントローラ２４は、図１１ｃに示すよう
に、読出あるいは書込を１回行う毎に、そのタイミング
を通知するネクスト信号ＮＥＸＴをＬレベルとしてシー
ケンサ２３に供給する。
【００５９】一方、メインパス回路２１のバッファ４２
ａ、４２ｂは、上述のリードライト信号Ｒ／Ｗに同期し
て制御され、すなわち、バッファ４２ａは、リードライ
ト信号Ｒ／ＷがＨレベルのときアクティブ状態となり、
バッファ４２ｂは、Ｌレベルのときアクティブ状態とな
る。また、レジスタ３１ｂ、３１ａは、図１１ｅ、ｆに
それぞれ示すように、シーケンサ２３から供給される各
イネーブル信号ＥＮ1、ＥＮ2 がそれぞれＬレベルのと
き、書込が許可され、メモリＭi からバッファ４２ａを
介して読み出されたソースデータＳＤk を交互にラッチ
する。すなわち、上述のタイミングＴ０、Ｔ２、Ｔ５、
Ｔ８・・・でのラッチ動作に相当するソースデータＳＤ
0 、ＳＤ1 、ＳＤ2 、ＳＤ3 ・・・の交互のラッチを順
次行う。
ａ、４２ｂは、上述のリードライト信号Ｒ／Ｗに同期し
て制御され、すなわち、バッファ４２ａは、リードライ
ト信号Ｒ／ＷがＨレベルのときアクティブ状態となり、
バッファ４２ｂは、Ｌレベルのときアクティブ状態とな
る。また、レジスタ３１ｂ、３１ａは、図１１ｅ、ｆに
それぞれ示すように、シーケンサ２３から供給される各
イネーブル信号ＥＮ1、ＥＮ2 がそれぞれＬレベルのと
き、書込が許可され、メモリＭi からバッファ４２ａを
介して読み出されたソースデータＳＤk を交互にラッチ
する。すなわち、上述のタイミングＴ０、Ｔ２、Ｔ５、
Ｔ８・・・でのラッチ動作に相当するソースデータＳＤ
0 、ＳＤ1 、ＳＤ2 、ＳＤ3 ・・・の交互のラッチを順
次行う。
【００６０】また、レジスタ４０は、図１１ｋに示すよ
うに、シーケンサ２３からのイネーブル信号ＥＮ6 がＬ
レベルのとき、書込が許可され、メモリＭi から読み出
されたデスティネーションデータＤＤk を順次ラッチす
る。すなわち、上述のタイミングＴ１、Ｔ４、Ｔ７・・
・でのラッチ動作に相当するデスティネーションデータ
ＤＤ0 、ＤＤ1 、ＤＤ2 ・・・のラッチを順次行う。
うに、シーケンサ２３からのイネーブル信号ＥＮ6 がＬ
レベルのとき、書込が許可され、メモリＭi から読み出
されたデスティネーションデータＤＤk を順次ラッチす
る。すなわち、上述のタイミングＴ１、Ｔ４、Ｔ７・・
・でのラッチ動作に相当するデスティネーションデータ
ＤＤ0 、ＤＤ1 、ＤＤ2 ・・・のラッチを順次行う。
【００６１】このようにしてレジスタ３１ａ、３１ｂに
交互にラッチされたソースデータＳＤk は、ＭＵＸ３３
により交互に選択され、バッファ４３ａ及び入出力ポー
トＩＯ2 を介してＴＢｕｓ１９に出力される。具体的に
は、ＭＵＸ３３は、図１１ｇに示すように、シーケンサ
２３から供給される制御信号ＳＳＣがＬレベルのとき、
レジスタ３１ａからのソースデータＳＤk を選択し、Ｈ
レベルのとき、レジスタ３１ｂからのソースデータＳＤ
k を選択し、これらの選択したソースデータＳＤk を、
ＴＢｕｓコントローラ２５によって制御されるバッファ
４３ａを介してＴＢｕｓ１９に出力する。
交互にラッチされたソースデータＳＤk は、ＭＵＸ３３
により交互に選択され、バッファ４３ａ及び入出力ポー
トＩＯ2 を介してＴＢｕｓ１９に出力される。具体的に
は、ＭＵＸ３３は、図１１ｇに示すように、シーケンサ
２３から供給される制御信号ＳＳＣがＬレベルのとき、
レジスタ３１ａからのソースデータＳＤk を選択し、Ｈ
レベルのとき、レジスタ３１ｂからのソースデータＳＤ
k を選択し、これらの選択したソースデータＳＤk を、
ＴＢｕｓコントローラ２５によって制御されるバッファ
４３ａを介してＴＢｕｓ１９に出力する。
【００６２】ＴＢｕｓコントローラ２５は、図１１ｍに
示すように、シーケンサ２３から供給されるデータ転送
の開始を制御する制御信号ＴＳのＬレベルを基準とし
て、例えばＴＢｕｓ１９上のデータ転送速度に相当する
クロックを上述した転送先のピクセルプロセッサＸＰj
を示す番号ｊ分カウントし、カウントが終了した時点
で、バッファ４３ａをアクティブ状態にすることによ
り、上述のタイミングＴ０、Ｔ２、Ｔ５、Ｔ８・・・で
のレジスタ３１ａ、３１ｂへのソースデータＳＤk の書
込が終了した後に実行するＴＢｕｓ１９へのソースデー
タＳＤk の出力を行う。例えばこのピクセルプロセッサ
ＸＰi の番号ｉが１２であって、転送先のピクセルプロ
セッサＸＰj の番号ｊが５のとき、ＴＢｕｓコントロー
ラ２５は、図１１ｎ、ｐにそれぞれ示すように、ＴＢｕ
ｓ１９上での転送データの第５番目のタイムスロットに
相当する時間に制御信号ＤＩＲ及びイネーブル信号ＥＮ
3 を共にＬレベルとしてバッファ４３ａをアクティブ状
態にし、レジスタ３１ａ、３１ｂに交互にラッチされて
いたソースデータＳＤk を、ＭＵＸ３３及びバッファ４
３ａを介してＴＢｕｓ１９に出力する。また、ＴＢｕｓ
コントローラ２５は、図１１ｑに示すように、ソースデ
ータＳＤk を１回出力する毎に、１つのピクセルに対す
るデータ転送が完了したこと通知する制御信号ＴＨをＬ
レベルとしてシーケンサ２３に供給する。
示すように、シーケンサ２３から供給されるデータ転送
の開始を制御する制御信号ＴＳのＬレベルを基準とし
て、例えばＴＢｕｓ１９上のデータ転送速度に相当する
クロックを上述した転送先のピクセルプロセッサＸＰj
を示す番号ｊ分カウントし、カウントが終了した時点
で、バッファ４３ａをアクティブ状態にすることによ
り、上述のタイミングＴ０、Ｔ２、Ｔ５、Ｔ８・・・で
のレジスタ３１ａ、３１ｂへのソースデータＳＤk の書
込が終了した後に実行するＴＢｕｓ１９へのソースデー
タＳＤk の出力を行う。例えばこのピクセルプロセッサ
ＸＰi の番号ｉが１２であって、転送先のピクセルプロ
セッサＸＰj の番号ｊが５のとき、ＴＢｕｓコントロー
ラ２５は、図１１ｎ、ｐにそれぞれ示すように、ＴＢｕ
ｓ１９上での転送データの第５番目のタイムスロットに
相当する時間に制御信号ＤＩＲ及びイネーブル信号ＥＮ
3 を共にＬレベルとしてバッファ４３ａをアクティブ状
態にし、レジスタ３１ａ、３１ｂに交互にラッチされて
いたソースデータＳＤk を、ＭＵＸ３３及びバッファ４
３ａを介してＴＢｕｓ１９に出力する。また、ＴＢｕｓ
コントローラ２５は、図１１ｑに示すように、ソースデ
ータＳＤk を１回出力する毎に、１つのピクセルに対す
るデータ転送が完了したこと通知する制御信号ＴＨをＬ
レベルとしてシーケンサ２３に供給する。
【００６３】以上のような動作を、各ピクセルプロセッ
サＸＰi がその転送先のピクセルプロセッサＸＰj の番
号ｊに基づいて行うことにより、ＴＢｕｓ１９上には、
図１１ｒに示すように、転送元のピクセルプロセッサＸ
Ｐi から出力された画素データが、その転送先のピクセ
ルプロセッサＸＰj の番号ｊが若い順番に並べられて出
力される。
サＸＰi がその転送先のピクセルプロセッサＸＰj の番
号ｊに基づいて行うことにより、ＴＢｕｓ１９上には、
図１１ｒに示すように、転送元のピクセルプロセッサＸ
Ｐi から出力された画素データが、その転送先のピクセ
ルプロセッサＸＰj の番号ｊが若い順番に並べられて出
力される。
【００６４】このようにしてＴＢｕｓ１９上に出力され
た画素データの各ピクセルプロセッサＸＰi での受信
は、以下のようにして行われる。
た画素データの各ピクセルプロセッサＸＰi での受信
は、以下のようにして行われる。
【００６５】バッファ４３ｂも、上述のＴＢｕｓコント
ローラ２５からの制御信号ＤＩＲ及びイネーブル信号Ｅ
Ｎ3 によって制御され、例えば制御信号ＤＩＲがＨレベ
ルであってイネーブル信号ＥＮ3 がＬレベルのとき、ア
クティブ状態となり、ＴＢｕｓコントローラ２５は、上
述のシーケンサ２３からの制御信号ＴＳのＬレベルを基
準として、例えばＴＢｕｓ１９上のデータ転送速度に相
当するクロックを自分自身のピクセルプロセッサＸＰi
の番号ｉ分カウントし、カウントが終了した時点で、バ
ッファ４３ｂをアクティブ状態にすることにより、上述
のタイミングＴ０、Ｔ１、Ｔ３・・・の後に実行するＴ
Ｂｕｓ１９へのソースデータＳＤk の出力に同期したレ
シーブデータＲＤk のレジスタ３４ａ、３４ｂへのラッ
チを行う。例えば、このピクセルプロセッサＸＰi の番
号ｉが上述のように１２のとき、ＴＢｕｓコントローラ
２５は、図１１ｎ、ｐにそれぞれ示すように、ＴＢｕｓ
１９上での転送データの第１２番目のタイムスロットに
相当する時間に制御信号ＤＩＲをＨレベルとすると共
に、イネーブル信号ＥＮ3 をＬレベルとしてバッファ４
３ｂをアクティブ状態にし、また、図１１ｈ、ｉに示す
ように、レジスタ３４ｂ、３４ａにそれぞれ供給するイ
ネーブル信号ＥＮ4 、ＥＮ5 を交互にＬレベルとするこ
とにより、ＴＢｕｓ１９を介して受信されるレシーブデ
ータＲＤk をレジスタ３４ａ、３４ｂに交互にラッチす
る。
ローラ２５からの制御信号ＤＩＲ及びイネーブル信号Ｅ
Ｎ3 によって制御され、例えば制御信号ＤＩＲがＨレベ
ルであってイネーブル信号ＥＮ3 がＬレベルのとき、ア
クティブ状態となり、ＴＢｕｓコントローラ２５は、上
述のシーケンサ２３からの制御信号ＴＳのＬレベルを基
準として、例えばＴＢｕｓ１９上のデータ転送速度に相
当するクロックを自分自身のピクセルプロセッサＸＰi
の番号ｉ分カウントし、カウントが終了した時点で、バ
ッファ４３ｂをアクティブ状態にすることにより、上述
のタイミングＴ０、Ｔ１、Ｔ３・・・の後に実行するＴ
Ｂｕｓ１９へのソースデータＳＤk の出力に同期したレ
シーブデータＲＤk のレジスタ３４ａ、３４ｂへのラッ
チを行う。例えば、このピクセルプロセッサＸＰi の番
号ｉが上述のように１２のとき、ＴＢｕｓコントローラ
２５は、図１１ｎ、ｐにそれぞれ示すように、ＴＢｕｓ
１９上での転送データの第１２番目のタイムスロットに
相当する時間に制御信号ＤＩＲをＨレベルとすると共
に、イネーブル信号ＥＮ3 をＬレベルとしてバッファ４
３ｂをアクティブ状態にし、また、図１１ｈ、ｉに示す
ように、レジスタ３４ｂ、３４ａにそれぞれ供給するイ
ネーブル信号ＥＮ4 、ＥＮ5 を交互にＬレベルとするこ
とにより、ＴＢｕｓ１９を介して受信されるレシーブデ
ータＲＤk をレジスタ３４ａ、３４ｂに交互にラッチす
る。
【００６６】このようにしてレジスタ３４ａ、３４ｂに
交互にラッチされたレシーブデータＲＤk は、図１１ｊ
に示す制御信号ＳＲＣによって制御されるＭＵＸ３７に
より交互に選択されて、シフトレジスタ３８に供給され
る。そして、このシフトレジスタ３８及びカラー変換回
路３９は、レシーブデータＲＤk を必要に応じてカラー
変換し、このカラー変換されたレシーブデータＲＤk を
レジスタ４５ｂを介してロジカルオペレーション回路４
１に供給する。
交互にラッチされたレシーブデータＲＤk は、図１１ｊ
に示す制御信号ＳＲＣによって制御されるＭＵＸ３７に
より交互に選択されて、シフトレジスタ３８に供給され
る。そして、このシフトレジスタ３８及びカラー変換回
路３９は、レシーブデータＲＤk を必要に応じてカラー
変換し、このカラー変換されたレシーブデータＲＤk を
レジスタ４５ｂを介してロジカルオペレーション回路４
１に供給する。
【００６７】ロジカルオペレーション回路４１は、上述
のレジスタ４０にラッチされているデスティネーション
領域５２の画素データと、必要に応じてカラー変換が施
されたレシーブデータＲＤk との所定の論理演算を行
い、新たな画素データを形成し、この新たに形成した画
素データをライトデータＷＤk としてレジスタ４５ｃ及
びバッファ４２ｂを介してメモリＭi に供給する。すな
わち、バッファ４２ｂは、上述したようにメモリＭi の
書込に同期してアクティブ状態となり、ロジカルオペレ
ーション回路４１からの新たな画素データをライトデー
タＷＤk としてメモリＭi に供給し、メモリＭi は、上
述のタイミングＴ３、Ｔ６、Ｔ９での書込に相当する記
憶を行う。
のレジスタ４０にラッチされているデスティネーション
領域５２の画素データと、必要に応じてカラー変換が施
されたレシーブデータＲＤk との所定の論理演算を行
い、新たな画素データを形成し、この新たに形成した画
素データをライトデータＷＤk としてレジスタ４５ｃ及
びバッファ４２ｂを介してメモリＭi に供給する。すな
わち、バッファ４２ｂは、上述したようにメモリＭi の
書込に同期してアクティブ状態となり、ロジカルオペレ
ーション回路４１からの新たな画素データをライトデー
タＷＤk としてメモリＭi に供給し、メモリＭi は、上
述のタイミングＴ３、Ｔ６、Ｔ９での書込に相当する記
憶を行う。
【００６８】なお、上述の式１で求められる転送先のピ
クセルプロセッサＸＰj が転送元のピクセルプロセッサ
ＸＰi と一致するときは、自分自身に転送することを意
味し、この場合、ピクセルプロセッサＸＰi は、メモリ
Ｍi から読み出した画素データを、ＴＢｕｓ１９に送出
することなく、自分自身のメモリＭi に書き込む。具体
的には、例えばＭＵＸ３６をＭＵＸ３５からの画素デー
タを選択するように制御し、メモリＭi から読み出した
画素データを折り返すように制御する。
クセルプロセッサＸＰj が転送元のピクセルプロセッサ
ＸＰi と一致するときは、自分自身に転送することを意
味し、この場合、ピクセルプロセッサＸＰi は、メモリ
Ｍi から読み出した画素データを、ＴＢｕｓ１９に送出
することなく、自分自身のメモリＭi に書き込む。具体
的には、例えばＭＵＸ３６をＭＵＸ３５からの画素デー
タを選択するように制御し、メモリＭi から読み出した
画素データを折り返すように制御する。
【００６９】以上のように、各ピクセルプロセッサＸＰ
i は、転送先のピクセルプロセッサＸＰj の番号ｊを求
め、メモリＭi からの画素データの読出と読み出した画
素データのＴＢｕｓ１９への送出を、この番号ｊが若い
順に同時に行うと共に、ＴＢｕｓ１９からの画素データ
の受信とメモリＭi への書込を同時に行うことにより、
BITBLTコマンド等のデータ転送コマンドにおいて、ソー
ス領域５１の境界が、上述したブロックＢX,Y の境界に
一致しないときでも、高速にデータ転送を実行すること
ができる。換言すると、メモリＭi のアクセスとＴＢｕ
ｓ１９のアクセスを同時に進行することができ、ピクセ
ルプロセッサＸＰi 間のデータ転送を必要としない上述
の自分自身のメモリＭi 内でのデータ転送と略同じ時間
内でデータ転送を行うことができる。
i は、転送先のピクセルプロセッサＸＰj の番号ｊを求
め、メモリＭi からの画素データの読出と読み出した画
素データのＴＢｕｓ１９への送出を、この番号ｊが若い
順に同時に行うと共に、ＴＢｕｓ１９からの画素データ
の受信とメモリＭi への書込を同時に行うことにより、
BITBLTコマンド等のデータ転送コマンドにおいて、ソー
ス領域５１の境界が、上述したブロックＢX,Y の境界に
一致しないときでも、高速にデータ転送を実行すること
ができる。換言すると、メモリＭi のアクセスとＴＢｕ
ｓ１９のアクセスを同時に進行することができ、ピクセ
ルプロセッサＸＰi 間のデータ転送を必要としない上述
の自分自身のメモリＭi 内でのデータ転送と略同じ時間
内でデータ転送を行うことができる。
【００７０】ここで、各ピクセルプロセッサＸＰi がメ
モリＭi から画素データを読み出すための読出アドレス
について具体的に説明する。
モリＭi から画素データを読み出すための読出アドレス
について具体的に説明する。
【００７１】PIXBLTコマンド等のデータ転送コマンドに
おける各ピクセルプロセッサＸＰiがＴＢｕｓ１９に出
力するソースデータＳＤk の表示画面上での転送順番
は、ソース領域５１からデスティネーション領域５２ま
での距離Ｄｘd 、Ｄｙd の符号によって決定され、ソー
ス領域５１の画素データが、転送される前に新たな画素
データによって書き換えられないように、例えばＤｘd
≧０、Ｄｙd ≧０のときは、図１２ａに示すように、ソ
ース領域５１の右下隅のピクセル（以下スタートコーナ
という）を内在する例えば４×４個のピクセルからなる
ブロック（上述のブロックＢX,Y とは異なる）から開始
され、このスタートコーナのブロックから左側のブロッ
クへと順に、またそのラインのブロックが終了すると、
上のラインの右隅のブロックから左側のブロックへと順
に行われるようになっている。
おける各ピクセルプロセッサＸＰiがＴＢｕｓ１９に出
力するソースデータＳＤk の表示画面上での転送順番
は、ソース領域５１からデスティネーション領域５２ま
での距離Ｄｘd 、Ｄｙd の符号によって決定され、ソー
ス領域５１の画素データが、転送される前に新たな画素
データによって書き換えられないように、例えばＤｘd
≧０、Ｄｙd ≧０のときは、図１２ａに示すように、ソ
ース領域５１の右下隅のピクセル（以下スタートコーナ
という）を内在する例えば４×４個のピクセルからなる
ブロック（上述のブロックＢX,Y とは異なる）から開始
され、このスタートコーナのブロックから左側のブロッ
クへと順に、またそのラインのブロックが終了すると、
上のラインの右隅のブロックから左側のブロックへと順
に行われるようになっている。
【００７２】また、例えばＤｘd ≧０、Ｄｙd ＜０のと
きは、図１２ｂに示すように、ソース領域５１の右上隅
のブロックから開始され、このスタートコーナのブロッ
クから左側のブロックへと順に、またそのラインのブロ
ックが終了すると、下のラインの右隅のブロックから左
側のブロックへと順に行われるようになっている。
きは、図１２ｂに示すように、ソース領域５１の右上隅
のブロックから開始され、このスタートコーナのブロッ
クから左側のブロックへと順に、またそのラインのブロ
ックが終了すると、下のラインの右隅のブロックから左
側のブロックへと順に行われるようになっている。
【００７３】また、例えばＤｘd ＜０、Ｄｙd ≧０のと
きは、図１２ｃに示すように、ソース領域５１の左下隅
のブロックから開始され、このスタートコーナのブロッ
クから右側のブロックへと順に、またそのラインのブロ
ックが終了すると、上のラインの左隅のブロックから右
側のブロックへと順に行われるようになっている。
きは、図１２ｃに示すように、ソース領域５１の左下隅
のブロックから開始され、このスタートコーナのブロッ
クから右側のブロックへと順に、またそのラインのブロ
ックが終了すると、上のラインの左隅のブロックから右
側のブロックへと順に行われるようになっている。
【００７４】また、例えばＤｘd ＜０、Ｄｙd ＜０のと
きは、図１２ｄに示すように、ソース領域５１の左上隅
のブロックから開始され、このスタートコーナのブロッ
クから右側のブロックへと順に、またそのラインのブロ
ックが終了すると、下のラインの左隅のブロックから右
側のブロックへと順に行われるようになっている。
きは、図１２ｄに示すように、ソース領域５１の左上隅
のブロックから開始され、このスタートコーナのブロッ
クから右側のブロックへと順に、またそのラインのブロ
ックが終了すると、下のラインの左隅のブロックから右
側のブロックへと順に行われるようになっている。
【００７５】具体的には、各ピクセルプロセッサＸＰi
は、ソース領域５１の始点の座標（ｘs ，ｙs ）とその
大きさＷ、Ｈに基づいて、始点に対して対角線上の隅で
ある終点の座標（ｘe ，ｙe ）（＝ｘs ＋Ｗ−１，ｙs
＋Ｈ−１）を求め、これらの座標及びデスティネーショ
ン領域５２までの距離Ｄｘd 、Ｄｙd の符号に基づい
て、メモリＭi の読出アドレスを発生する。
は、ソース領域５１の始点の座標（ｘs ，ｙs ）とその
大きさＷ、Ｈに基づいて、始点に対して対角線上の隅で
ある終点の座標（ｘe ，ｙe ）（＝ｘs ＋Ｗ−１，ｙs
＋Ｈ−１）を求め、これらの座標及びデスティネーショ
ン領域５２までの距離Ｄｘd 、Ｄｙd の符号に基づい
て、メモリＭi の読出アドレスを発生する。
【００７６】例えば図１３に示すように、ピクセルプロ
セッサＸＰi の数ｎが１６個であって、始点の座標（ｘ
s ，ｙs ）を（１０，１０）とし、その大きさＷ、Ｈを
２１、１８とすると、各ピクセルプロセッサＸＰi は、
終点の座標（ｘe ，ｙe ）を（３０，２７）として求
め、例えばＤｘd ≧０、Ｄｙd ≧０とすると、各ピクセ
ルプロセッサＸＰi は、例えば図１４に示すように、こ
の終点をスタートコーナとし、この終点を原点とする４
×４ピクセルからなるブロックにソース領域５１を分割
する。ここで、これらのブロックを識別するブロックア
ドレスを（Ｘ，Ｙ）（Ｘ、Ｙ＝０、１、２、３・・・）
と表す。したがって、これらのブロックは、上述の図１
３に示すように、従来の技術で述べた番号ｉでバウンダ
リングされたブロックＢX,Y とは異なる。なお、この図
１３には、Ｄｘd ≧０、Ｄｙd ＜０のときのスタートコ
ーナ、Ｄｘd ＜０、Ｄｙd ≧０のときのスタートコー
ナ、Ｄｘd ＜０、Ｄｙd ＜のときのスタートコーナも合
わせて示しており、各スタートコーナは必ずソース領域
５１の内側の角となっている。
セッサＸＰi の数ｎが１６個であって、始点の座標（ｘ
s ，ｙs ）を（１０，１０）とし、その大きさＷ、Ｈを
２１、１８とすると、各ピクセルプロセッサＸＰi は、
終点の座標（ｘe ，ｙe ）を（３０，２７）として求
め、例えばＤｘd ≧０、Ｄｙd ≧０とすると、各ピクセ
ルプロセッサＸＰi は、例えば図１４に示すように、こ
の終点をスタートコーナとし、この終点を原点とする４
×４ピクセルからなるブロックにソース領域５１を分割
する。ここで、これらのブロックを識別するブロックア
ドレスを（Ｘ，Ｙ）（Ｘ、Ｙ＝０、１、２、３・・・）
と表す。したがって、これらのブロックは、上述の図１
３に示すように、従来の技術で述べた番号ｉでバウンダ
リングされたブロックＢX,Y とは異なる。なお、この図
１３には、Ｄｘd ≧０、Ｄｙd ＜０のときのスタートコ
ーナ、Ｄｘd ＜０、Ｄｙd ≧０のときのスタートコー
ナ、Ｄｘd ＜０、Ｄｙd ＜のときのスタートコーナも合
わせて示しており、各スタートコーナは必ずソース領域
５１の内側の角となっている。
【００７７】そして、各ピクセルプロセッサＸＰi は、
スタートコーナを内在するブロックアドレス（Ｘ，Ｙ）
が（０，０）のブロックにおいて、下記表１に示す演算
式よって管理するピクセルの表示画面上の座標（ｘ0 ，
ｙ0 ）をそれぞれ求めると共に、他のブロックにおい
て、この座標（ｘ0 ，ｙ0 ）を基準にして下記表２に示
す演算式よって管理する各ピクセルの座標（ｘm ，
ｙn ）（ｍ、ｎ＝０、１、２、・・・）をそれぞれ求
め、これらの座標（ｘm ，ｙn ）を読出アドレスとし、
各ピクセルの画素データをブロックアドレス（Ｘ，Ｙ）
が（０，０）、（１，０）、（２，０）、（３，０）、
（４，０）、（５，０）、（０，１）、（１，１）・・
・の順であって、各ブロックにおいて同時に読み出す。
スタートコーナを内在するブロックアドレス（Ｘ，Ｙ）
が（０，０）のブロックにおいて、下記表１に示す演算
式よって管理するピクセルの表示画面上の座標（ｘ0 ，
ｙ0 ）をそれぞれ求めると共に、他のブロックにおい
て、この座標（ｘ0 ，ｙ0 ）を基準にして下記表２に示
す演算式よって管理する各ピクセルの座標（ｘm ，
ｙn ）（ｍ、ｎ＝０、１、２、・・・）をそれぞれ求
め、これらの座標（ｘm ，ｙn ）を読出アドレスとし、
各ピクセルの画素データをブロックアドレス（Ｘ，Ｙ）
が（０，０）、（１，０）、（２，０）、（３，０）、
（４，０）、（５，０）、（０，１）、（１，１）・・
・の順であって、各ブロックにおいて同時に読み出す。
【００７８】
【表１】
【００７９】
【表２】
【００８０】なお、この表１において、演算記号「＞＞
２」、「∧」は、それぞれ右へ２ビットシフト、論理積
を意味し、また、ｉ、ｘsH、ｘeH、ｙsH、ｙeH、Ｌ、3
H、4Hは、１６進数で表現されており、さらに、ｘsH、
ｘeH、ｙsH、ｙeHは、それぞれ下記式２〜式５によって
得られる値であり、Ｌの値はピクセルプロセッサＸＰi
の数ｎが４、８、１６、３２にそれぞれ対応して1H
（１）、2H（２）、4H（４）、8H（８）であり、また、
表１の上段の演算式と下段の演算式の選択は、下記表
３、４に示す条件によって決定される。
２」、「∧」は、それぞれ右へ２ビットシフト、論理積
を意味し、また、ｉ、ｘsH、ｘeH、ｙsH、ｙeH、Ｌ、3
H、4Hは、１６進数で表現されており、さらに、ｘsH、
ｘeH、ｙsH、ｙeHは、それぞれ下記式２〜式５によって
得られる値であり、Ｌの値はピクセルプロセッサＸＰi
の数ｎが４、８、１６、３２にそれぞれ対応して1H
（１）、2H（２）、4H（４）、8H（８）であり、また、
表１の上段の演算式と下段の演算式の選択は、下記表
３、４に示す条件によって決定される。
【００８１】ｘsH＝ｘs ∧（〜3H）・・・式２
【００８２】ｘeH＝ｘe ∧（〜3H）・・・式３
【００８３】ｙsH＝ｘs ∧（〜Ｌｎ）・・・式４
【００８４】ｙeH＝ｘe ∧（〜Ｌｎ）・・・式５
【００８５】
【表３】
【００８６】
【表４】
【００８７】なお、これらの式２〜式５及び表３、４に
おいて、演算記号「＞＞２」、「∧」、「〜」は、それ
ぞれ右へ２ビットシフト、論理積、負論理を意味し、ま
た、ｉ、ｘsL、ｘeL、ｙsL、ｙeL、Ｌｎ、3Hは、１６進
数で表現されており、さらに、ｘsL、ｘeLは、それぞれ
下記６式、７式に基づいて得られるｘs 、ｘe の下位２
ビットであり、ｙsL、ｙeLは、それぞれ下記８式、９式
に基づいて得られ、ピクセルプロセッサＸＰi の数ｎが
４、８、１６、３２にそれぞれ対応してｙs 、ｙe の下
位０ビット、下位１ビット、下位２ビット、下位３ビッ
トである。また、Ｌｎの値は、ピクセルプロセッサＸＰ
i の数ｎが４、８、１６、３２にそれぞれ対応して0H
（０）、1H（１）、3H（３）、7H（７）である。
おいて、演算記号「＞＞２」、「∧」、「〜」は、それ
ぞれ右へ２ビットシフト、論理積、負論理を意味し、ま
た、ｉ、ｘsL、ｘeL、ｙsL、ｙeL、Ｌｎ、3Hは、１６進
数で表現されており、さらに、ｘsL、ｘeLは、それぞれ
下記６式、７式に基づいて得られるｘs 、ｘe の下位２
ビットであり、ｙsL、ｙeLは、それぞれ下記８式、９式
に基づいて得られ、ピクセルプロセッサＸＰi の数ｎが
４、８、１６、３２にそれぞれ対応してｙs 、ｙe の下
位０ビット、下位１ビット、下位２ビット、下位３ビッ
トである。また、Ｌｎの値は、ピクセルプロセッサＸＰ
i の数ｎが４、８、１６、３２にそれぞれ対応して0H
（０）、1H（１）、3H（３）、7H（７）である。
【００８８】ｘsL＝ｘs −ｘsH・・・式６
【００８９】ｘeL＝ｘe −ｘeH・・・式７
【００９０】ｙsL＝ｘs −ｙsH・・・式８
【００９１】ｙeL＝ｘe −ｙeH・・・式９
【００９２】具体的には、例えば上述したように、ピク
セルプロセッサＸＰi の数ｎが１６個であって、始点の
座標（ｘs ，ｙs ）を（１０，１０）、すなわち（AH，
AH）とし、その大きさＷ、Ｈを２１、１８とすると、各
ピクセルプロセッサＸＰi は、終点の座標（ｘe ，
ｙe ）を（３０，２７）、すなわち（1EH ，1BH ）とし
て求め、例えばＤｘd ≧０、Ｄｙd ≧０とすると、ブロ
ックアドレス（Ｘ，Ｙ）が（０，０）のブロックにおい
て、メモリＭi の読出アドレスとする表示画面上での座
標（ｘ0 ，ｙ0 ）のｘ座標を、ピクセルプロセッサＸＰ
3 、ＸＰ7 、ＸＰ11、ＸＰ15は、表３に示す演算式
「（ｉ∧3H）＞（ｘeL∧3H）」を満足することから、表
１に示す演算式「ｘeH＋（ｉ∧3H）−4H」によって1BH
（２７）として求め、ピクセルプロセッサＸＰ0 、ＸＰ
4 、ＸＰ8 、ＸＰ12は、表３に示す演算式「（ｉ∧3H）
≦（ｘeL∧3H）」を満足することから、表１に示す演算
式「ｘeH＋（ｉ∧3H）」によって1CH （２８）として求
め、ピクセルプロセッサＸＰ1 、ＸＰ5 、ＸＰ9 、ＸＰ
13は、表３に示す演算式「（ｉ∧3H）≦（ｘeL∧3H）」
を満足することから、表１に示す演算式「ｘeH＋（ｉ∧
3H）」によって1DH （２９）として求め、ピクセルプロ
セッサＸＰ2 、ＸＰ6 、ＸＰ10、ＸＰ14は、表３に示す
演算式「（ｉ∧3H）≦（ｘeL∧3H）」を満足することか
ら、表１に示す演算式「ｘeH＋（ｉ∧3H）」によって1E
H （３０）として求める。
セルプロセッサＸＰi の数ｎが１６個であって、始点の
座標（ｘs ，ｙs ）を（１０，１０）、すなわち（AH，
AH）とし、その大きさＷ、Ｈを２１、１８とすると、各
ピクセルプロセッサＸＰi は、終点の座標（ｘe ，
ｙe ）を（３０，２７）、すなわち（1EH ，1BH ）とし
て求め、例えばＤｘd ≧０、Ｄｙd ≧０とすると、ブロ
ックアドレス（Ｘ，Ｙ）が（０，０）のブロックにおい
て、メモリＭi の読出アドレスとする表示画面上での座
標（ｘ0 ，ｙ0 ）のｘ座標を、ピクセルプロセッサＸＰ
3 、ＸＰ7 、ＸＰ11、ＸＰ15は、表３に示す演算式
「（ｉ∧3H）＞（ｘeL∧3H）」を満足することから、表
１に示す演算式「ｘeH＋（ｉ∧3H）−4H」によって1BH
（２７）として求め、ピクセルプロセッサＸＰ0 、ＸＰ
4 、ＸＰ8 、ＸＰ12は、表３に示す演算式「（ｉ∧3H）
≦（ｘeL∧3H）」を満足することから、表１に示す演算
式「ｘeH＋（ｉ∧3H）」によって1CH （２８）として求
め、ピクセルプロセッサＸＰ1 、ＸＰ5 、ＸＰ9 、ＸＰ
13は、表３に示す演算式「（ｉ∧3H）≦（ｘeL∧3H）」
を満足することから、表１に示す演算式「ｘeH＋（ｉ∧
3H）」によって1DH （２９）として求め、ピクセルプロ
セッサＸＰ2 、ＸＰ6 、ＸＰ10、ＸＰ14は、表３に示す
演算式「（ｉ∧3H）≦（ｘeL∧3H）」を満足することか
ら、表１に示す演算式「ｘeH＋（ｉ∧3H）」によって1E
H （３０）として求める。
【００９３】また、座標（ｘ0 ，ｙ0 ）のｙ座標を、ピ
クセルプロセッサＸＰ3 、ＸＰ0 、ＸＰ1 、ＸＰ2 は、
表４に示す演算式「（ｉ＞＞２）≦（ｙeL∧Ｌｎ）」を
満足することから、表１に示す演算式「ｙeH＋（ｉ＞＞
２）」によって18H （２４）として求め、ピクセルプロ
セッサＸＰ7 、ＸＰ4 、ＸＰ5 、ＸＰ6 は、表４に示す
演算式「（ｉ＞＞２）≦（ｙeL∧Ｌｎ）」を満足するこ
とから、表１に示す演算式「ｙeH＋（ｉ＞＞２）」によ
って19H （２５）として求め、ピクセルプロセッサＸＰ
11、ＸＰ8 、ＸＰ9 、ＸＰ10は、表４に示す演算式
「（ｉ＞＞２）≦（ｙeL∧Ｌｎ）」を満足することか
ら、表１に示す演算式「ｙeH＋（ｉ＞＞２）」によって
1AH （２６）として求め、ピクセルプロセッサＸＰ15、
ＸＰ12、ＸＰ13、ＸＰ14は、表４に示す演算式「（ｉ＞
＞２）≦（ｙeL∧Ｌｎ）」を満足することから、表１に
示す演算式「ｙeH＋（ｉ＞＞２）」によって1BH （２
７）として求める。
クセルプロセッサＸＰ3 、ＸＰ0 、ＸＰ1 、ＸＰ2 は、
表４に示す演算式「（ｉ＞＞２）≦（ｙeL∧Ｌｎ）」を
満足することから、表１に示す演算式「ｙeH＋（ｉ＞＞
２）」によって18H （２４）として求め、ピクセルプロ
セッサＸＰ7 、ＸＰ4 、ＸＰ5 、ＸＰ6 は、表４に示す
演算式「（ｉ＞＞２）≦（ｙeL∧Ｌｎ）」を満足するこ
とから、表１に示す演算式「ｙeH＋（ｉ＞＞２）」によ
って19H （２５）として求め、ピクセルプロセッサＸＰ
11、ＸＰ8 、ＸＰ9 、ＸＰ10は、表４に示す演算式
「（ｉ＞＞２）≦（ｙeL∧Ｌｎ）」を満足することか
ら、表１に示す演算式「ｙeH＋（ｉ＞＞２）」によって
1AH （２６）として求め、ピクセルプロセッサＸＰ15、
ＸＰ12、ＸＰ13、ＸＰ14は、表４に示す演算式「（ｉ＞
＞２）≦（ｙeL∧Ｌｎ）」を満足することから、表１に
示す演算式「ｙeH＋（ｉ＞＞２）」によって1BH （２
７）として求める。
【００９４】つぎに、各ピクセルプロセッサＸＰi は、
上述のようにしてそれぞれ求めた座標（ｘ0 ，ｙ0 ）を
基準にして表２に示す演算式によって、他のブロックで
の座標（ｘm ，ｙn ）を求め、すなわち、ブロックアド
レス（Ｘ，Ｙ）のＸ座標の値を１増加する毎にｘ座標か
ら４を減算すると共に、Ｙ座標の値を１増加する毎にＬ
（例えば上述の条件では４）を減算して各ブロックでの
座標（ｘm ，ｙn ）を求め、これらの座標（ｘm ，
ｙn ）を読出アドレスとして、メモリＭi から画素デー
タを読み出す。
上述のようにしてそれぞれ求めた座標（ｘ0 ，ｙ0 ）を
基準にして表２に示す演算式によって、他のブロックで
の座標（ｘm ，ｙn ）を求め、すなわち、ブロックアド
レス（Ｘ，Ｙ）のＸ座標の値を１増加する毎にｘ座標か
ら４を減算すると共に、Ｙ座標の値を１増加する毎にＬ
（例えば上述の条件では４）を減算して各ブロックでの
座標（ｘm ，ｙn ）を求め、これらの座標（ｘm ，
ｙn ）を読出アドレスとして、メモリＭi から画素デー
タを読み出す。
【００９５】一方、受信された画素データのメモリＭi
への記憶は、表示画面上でのデスティネーション領域５
２の各ピクセルの座標に基づいて実行される。すなわ
ち、上述の読出アドレスと同様の演算式によって、デス
ティネーション領域５２の各ピクセルの座標を求め、こ
れらの座標を書込アドレスとして用いて、受信された画
素データの書込を行う。なお、図１４に示すブロックア
ドレス（Ｘ，Ｙ）が（５，０）、（５，１）・・・
（５，４）及び（０，４）、（１，４）・・・（４，
４）のブロックのソース領域５１に含まれない領域５３
の画素データは、ピクセルプロセッサＸＰi 間の転送は
行うが、メモリＭi への書込は行わないようにする。
への記憶は、表示画面上でのデスティネーション領域５
２の各ピクセルの座標に基づいて実行される。すなわ
ち、上述の読出アドレスと同様の演算式によって、デス
ティネーション領域５２の各ピクセルの座標を求め、こ
れらの座標を書込アドレスとして用いて、受信された画
素データの書込を行う。なお、図１４に示すブロックア
ドレス（Ｘ，Ｙ）が（５，０）、（５，１）・・・
（５，４）及び（０，４）、（１，４）・・・（４，
４）のブロックのソース領域５１に含まれない領域５３
の画素データは、ピクセルプロセッサＸＰi 間の転送は
行うが、メモリＭi への書込は行わないようにする。
【００９６】以上の説明で明らかなように、本発明を適
用したグラフィックスエンジンでは、各ピクセルプロセ
ッサＸＰi は、転送先のピクセルプロセッサＸＰj の番
号ｊを求め、メモリＭi からの画素データの読出と読み
出した画素データのＴＢｕｓ１９への送出を、この番号
ｊが若い順に同時に行うと共に、ＴＢｕｓ１９からの画
素データの受信とメモリＭi への書込を同時に行うこと
により、BITBLTコマンド等のデータ転送コマンドにおい
て、ソース領域５１の境界が、上述したブロックＢX,Y
の境界に一致しないときでも、高速にデータ転送を実行
することができる。換言すると、メモリＭi のアクセス
とＴＢｕｓ１９のアクセスを同時に進行することがで
き、ピクセルプロセッサＸＰi 間のデータ転送を必要と
しない自分自身のメモリＭi 内でのデータ転送と略同じ
時間内でデータ転送を行うことができる。
用したグラフィックスエンジンでは、各ピクセルプロセ
ッサＸＰi は、転送先のピクセルプロセッサＸＰj の番
号ｊを求め、メモリＭi からの画素データの読出と読み
出した画素データのＴＢｕｓ１９への送出を、この番号
ｊが若い順に同時に行うと共に、ＴＢｕｓ１９からの画
素データの受信とメモリＭi への書込を同時に行うこと
により、BITBLTコマンド等のデータ転送コマンドにおい
て、ソース領域５１の境界が、上述したブロックＢX,Y
の境界に一致しないときでも、高速にデータ転送を実行
することができる。換言すると、メモリＭi のアクセス
とＴＢｕｓ１９のアクセスを同時に進行することがで
き、ピクセルプロセッサＸＰi 間のデータ転送を必要と
しない自分自身のメモリＭi 内でのデータ転送と略同じ
時間内でデータ転送を行うことができる。
【００９７】ところで、上述の実施例では、BITBLTコマ
ンド等のデータ転送コマンドにおいて、ピクセルプロセ
ッサＸＰi 間の画素データの転送順序を、転送元の各ピ
クセルプロセッサＸＰi が転送先のピクセルプロセッサ
ＸＰj の番号ｊを求め、この番号ｊが若い順に行い、一
方受信では、転送先のピクセルプロセッサＸＰi が自分
自身の番号ｉが若い順に行うようにしているが、転送元
のピクセルプロセッサＸＰi が番号ｉが若い順に画素デ
ータを送出し、一方受信では、転送先のピクセルプロセ
ッサＸＰi が転送元のピクセルプロセッサＸＰj の番号
ｊを求め、この番号ｊが若い順に行うようにしてもよ
い。
ンド等のデータ転送コマンドにおいて、ピクセルプロセ
ッサＸＰi 間の画素データの転送順序を、転送元の各ピ
クセルプロセッサＸＰi が転送先のピクセルプロセッサ
ＸＰj の番号ｊを求め、この番号ｊが若い順に行い、一
方受信では、転送先のピクセルプロセッサＸＰi が自分
自身の番号ｉが若い順に行うようにしているが、転送元
のピクセルプロセッサＸＰi が番号ｉが若い順に画素デ
ータを送出し、一方受信では、転送先のピクセルプロセ
ッサＸＰi が転送元のピクセルプロセッサＸＰj の番号
ｊを求め、この番号ｊが若い順に行うようにしてもよ
い。
【００９８】すなわち、各ピクセルプロセッサＸＰ
i は、メモリＭi からの画素データの読出と読み出した
画素データのＴＢｕｓ１９への送出を、自分自身の番号
ｉが若い順に同時に行うと共に、転送元のピクセルプロ
セッサＸＰj の番号ｊを求め、この番号ｊが若い順に、
ＴＢｕｓ１９からの画素データの受信とメモリＭi への
書込を同時に行うことにより、BITBLTコマンド等のデー
タ転送コマンドにおいて、ソース領域５１の境界が、上
述したブロックＢX,Y の境界に一致しないときでも、高
速にデータ転送を実行することができる。換言すると、
メモリＭi のアクセスとＴＢｕｓ１９のアクセスを同時
に進行することができ、ピクセルプロセッサＸＰi 間の
データ転送を必要としない自分自身のメモリＭi 内での
データ転送と略同じ時間内でデータ転送を行うことがで
きる。
i は、メモリＭi からの画素データの読出と読み出した
画素データのＴＢｕｓ１９への送出を、自分自身の番号
ｉが若い順に同時に行うと共に、転送元のピクセルプロ
セッサＸＰj の番号ｊを求め、この番号ｊが若い順に、
ＴＢｕｓ１９からの画素データの受信とメモリＭi への
書込を同時に行うことにより、BITBLTコマンド等のデー
タ転送コマンドにおいて、ソース領域５１の境界が、上
述したブロックＢX,Y の境界に一致しないときでも、高
速にデータ転送を実行することができる。換言すると、
メモリＭi のアクセスとＴＢｕｓ１９のアクセスを同時
に進行することができ、ピクセルプロセッサＸＰi 間の
データ転送を必要としない自分自身のメモリＭi 内での
データ転送と略同じ時間内でデータ転送を行うことがで
きる。
【００９９】
【発明の効果】以上の説明でも明らかなように、本発明
では、画素データの転送先の制御手段の番号を同期して
それぞれ求め、この番号に基づいて記憶手段から第１の
入出力ポートを介して読み出した画素データを第２の入
出力ポート及びバス接続手段を介して転送先の制御手段
に供給すると共に、転送元の制御手段からバス接続手段
及び第２の入出力ポートを介して供給される画素データ
を第１の入出力ポートを介して記憶手段に書き込む制御
を行い、記憶手段間の画素データの転送を行うことによ
り、メモリインターリーブ方式を採用しているにもかか
わらず、表示画面上での任意の大きさを有する領域の画
素データを任意の場所に高速に転送できる。
では、画素データの転送先の制御手段の番号を同期して
それぞれ求め、この番号に基づいて記憶手段から第１の
入出力ポートを介して読み出した画素データを第２の入
出力ポート及びバス接続手段を介して転送先の制御手段
に供給すると共に、転送元の制御手段からバス接続手段
及び第２の入出力ポートを介して供給される画素データ
を第１の入出力ポートを介して記憶手段に書き込む制御
を行い、記憶手段間の画素データの転送を行うことによ
り、メモリインターリーブ方式を採用しているにもかか
わらず、表示画面上での任意の大きさを有する領域の画
素データを任意の場所に高速に転送できる。
【０１００】また、記憶手段から第１の入出力ポートを
介して読み出した画素データを第２の入出力ポート及び
バス接続手段を介して転送先の制御手段に供給すると共
に、画素データの転送元の制御手段の番号を同期してそ
れぞれ求め、この番号に基づいて、転送元の制御手段か
らバス接続手段及び第２の入出力ポートを介して供給さ
れる画素データを第１の入出力ポートを介して記憶手段
に書き込む制御を行い、記憶手段間の画素データの転送
を行うことにより、メモリインターリーブ方式を採用し
ているにもかかわらず、表示画面上での任意の大きさを
有する領域の画素データを任意の場所に高速に転送でき
る。
介して読み出した画素データを第２の入出力ポート及び
バス接続手段を介して転送先の制御手段に供給すると共
に、画素データの転送元の制御手段の番号を同期してそ
れぞれ求め、この番号に基づいて、転送元の制御手段か
らバス接続手段及び第２の入出力ポートを介して供給さ
れる画素データを第１の入出力ポートを介して記憶手段
に書き込む制御を行い、記憶手段間の画素データの転送
を行うことにより、メモリインターリーブ方式を採用し
ているにもかかわらず、表示画面上での任意の大きさを
有する領域の画素データを任意の場所に高速に転送でき
る。
【図１】本発明に係る画像メモリ装置を適用したグラフ
ィックスエンジンの回路構成を示す図である。
ィックスエンジンの回路構成を示す図である。
【図２】上記グラフィックスエンジンを構成する画像メ
モリ装置及び画像データ生成回路の他の具体的な回路構
成を示す図である。
モリ装置及び画像データ生成回路の他の具体的な回路構
成を示す図である。
【図３】上記グラフィックスエンジンを構成する画像メ
モリ装置及び画像データ生成回路の他の具体的な回路構
成を示す図である。
モリ装置及び画像データ生成回路の他の具体的な回路構
成を示す図である。
【図４】上記画像メモリ装置を構成するピクセルプロセ
ッサＸＰi の具体的な回路構成を示す図である。
ッサＸＰi の具体的な回路構成を示す図である。
【図５】上記ピクセルプロセッサＸＰi を構成するメイ
ンパス回路２１の要部の具体的な回路構成を示す図であ
る。
ンパス回路２１の要部の具体的な回路構成を示す図であ
る。
【図６】表示画面上でのソース領域とデスティネーショ
ン領域を模式的に示す図である。
ン領域を模式的に示す図である。
【図７】転送先のピクセルプロセッサＸＰj の番号ｊを
求める演算式を説明するためのソース領域とデスティネ
ーション領域を模式的に示す図である。
求める演算式を説明するためのソース領域とデスティネ
ーション領域を模式的に示す図である。
【図８】ロジカルオペレーションを伴わないBITBLTコマ
ンドでの動作を説明するためのフローチャートである。
ンドでの動作を説明するためのフローチャートである。
【図９】ロジカルオペレーションを伴うBITBLTコマンド
での動作を説明するためのフローチャートである。
での動作を説明するためのフローチャートである。
【図１０】上記ロジカルオペレーションを伴わないBITB
LTコマンドでの動作を説明するためのタイムチャートで
ある。
LTコマンドでの動作を説明するためのタイムチャートで
ある。
【図１１】上記ロジカルオペレーションを伴うBITBLTコ
マンドでの動作を説明するためのタイムチャートであ
る。
マンドでの動作を説明するためのタイムチャートであ
る。
【図１２】データ転送コマンドにおけるピクセルの転送
順番を説明するためのソース領域とデスティネーション
領域を模式的に示す図である。
順番を説明するためのソース領域とデスティネーション
領域を模式的に示す図である。
【図１３】データ転送コマンドにおけるスタートコーナ
を説明するためのソース領域を模式的に示す図である。
を説明するためのソース領域を模式的に示す図である。
【図１４】上記画像メモリ装置を構成するメモリＭi の
読出アドレスを説明するためのソース領域を模式的に示
す図である。
読出アドレスを説明するためのソース領域を模式的に示
す図である。
【図１５】ピクセルキャッシュ方式を採用した従来の表
示装置の要部の回路構成を示す図である。
示装置の要部の回路構成を示す図である。
【図１６】メモリインターリーブ方式を採用した従来の
表示装置の要部の回路構成を示す図である。
表示装置の要部の回路構成を示す図である。
【図１７】上記メモリインターリーブ方式を採用した従
来の表示装置を構成する画像メモリの表示画面上での各
ピクセルの位置関係を示す図である。
来の表示装置を構成する画像メモリの表示画面上での各
ピクセルの位置関係を示す図である。
１６・・・画像メモリ装置 ＸＰ0 〜ＸＰ15・・・ピクセルプロセッサ Ｍ0 〜Ｍ15・・・メモリ １９・・・ＴＢｕｓ
Claims (2)
- 【請求項１】 表示画面の分解能に対応した記憶容量の
１／ｎの記憶容量をそれぞれ有し、画素データを記憶す
るｎ個の記憶手段と、 画素データを入出力する第１及び第２の入出力ポートを
有し、第１の入出力ポートを介して上記記憶手段に対す
る画素データの読出及び書込をそれぞれ制御するｎ個の
制御手段と、 該ｎ個の制御手段の第２の入出力ポートを共通に接続す
るバス接続手段とを有し、 上記ｎ個の制御手段は、画素データの転送先の制御手段
の番号を同期してそれぞれ求め、該番号に基づいて、上
記記憶手段から第１の入出力ポートを介して読み出した
画素データを第２の入出力ポート及びバス接続手段を介
して転送先の制御手段に供給すると共に、転送元の制御
手段から上記バス接続手段及び第２の入出力ポートを介
して供給される画素データを第１の入出力ポートを介し
て上記記憶手段に書き込む制御を行うことを特徴とする
画像メモリ装置。 - 【請求項２】 表示画面の分解能に対応した記憶容量の
１／ｎの記憶容量をそれぞれ有し、画素データを記憶す
るｎ個の記憶手段と、 画素データを入出力する第１及び第２の入出力ポートを
有し、第１の入出力ポートを介して上記記憶手段に対す
る画素データの読出及び書込をそれぞれ制御するｎ個の
制御手段と、 該ｎ個の制御手段の第２の入出力ポートを共通に接続す
るバス接続手段とを有し、 上記ｎ個の制御手段は、上記記憶手段から第１の入出力
ポートを介して読み出した画素データを第２の入出力ポ
ート及びバス接続手段を介して転送先の制御手段に供給
すると共に、画素データの転送元の制御手段の番号を同
期してそれぞれ求め、該番号に基づいて、転送元の制御
手段から上記バス接続手段及び第２の入出力ポートを介
して供給される画素データを第１の入出力ポートを介し
て上記記憶手段に書き込む制御を行うことを特徴とする
画像メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102475A JPH05282199A (ja) | 1992-03-30 | 1992-03-30 | 画像メモリ装置 |
| DE69319950T DE69319950T2 (de) | 1992-03-30 | 1993-03-29 | Bildspeichersystem und grafisches Anzeigesystem |
| EP93105175A EP0563855B1 (en) | 1992-03-30 | 1993-03-29 | Picture storage apparatus and graphic engine apparatus |
| US08/421,473 US5539873A (en) | 1992-03-30 | 1995-04-12 | Picture storage apparatus and graphic engine apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102475A JPH05282199A (ja) | 1992-03-30 | 1992-03-30 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282199A true JPH05282199A (ja) | 1993-10-29 |
Family
ID=14328487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102475A Withdrawn JPH05282199A (ja) | 1992-03-30 | 1992-03-30 | 画像メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5539873A (ja) |
| EP (1) | EP0563855B1 (ja) |
| JP (1) | JPH05282199A (ja) |
| DE (1) | DE69319950T2 (ja) |
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1992
- 1992-03-30 JP JP4102475A patent/JPH05282199A/ja not_active Withdrawn
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1993
- 1993-03-29 DE DE69319950T patent/DE69319950T2/de not_active Expired - Fee Related
- 1993-03-29 EP EP93105175A patent/EP0563855B1/en not_active Expired - Lifetime
-
1995
- 1995-04-12 US US08/421,473 patent/US5539873A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69319950T2 (de) | 1999-01-28 |
| EP0563855B1 (en) | 1998-07-29 |
| US5539873A (en) | 1996-07-23 |
| DE69319950D1 (de) | 1998-09-03 |
| EP0563855A3 (en) | 1995-11-22 |
| EP0563855A2 (en) | 1993-10-06 |
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| JPH0528872B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |