JPH0150999B2 - - Google Patents
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- JPH0150999B2 JPH0150999B2 JP6120581A JP6120581A JPH0150999B2 JP H0150999 B2 JPH0150999 B2 JP H0150999B2 JP 6120581 A JP6120581 A JP 6120581A JP 6120581 A JP6120581 A JP 6120581A JP H0150999 B2 JPH0150999 B2 JP H0150999B2
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、CMOS集積回路、特に比較的高電
圧で動作させられるRAM（ランダム・アクセ
ス・メモリ）の入出力端子と比較的低電圧の信号
が供給されるデータラインとを結合させるための
RAM入出力制御回路を持つCMOS集積回路に関
するものである。
圧で動作させられるRAM（ランダム・アクセ
ス・メモリ）の入出力端子と比較的低電圧の信号
が供給されるデータラインとを結合させるための
RAM入出力制御回路を持つCMOS集積回路に関
するものである。
CMOS（Complementary Metal Oxde
Semiconductor）集積回路を使用する回路装置に
おいて、その消費電流は、実質的に、回路の種々
のノードに存在する浮遊容量、寄生容量等の容量
に流される充放電々流と、電源端子間に直列接続
されたＰチヤンネルMOSFETとＮチヤンネル
MOSFETとが信号の過渡期間において同時にオ
ン状態にされてしまうことによつて流されてしま
う貫通電流とによつて決められる。
Semiconductor）集積回路を使用する回路装置に
おいて、その消費電流は、実質的に、回路の種々
のノードに存在する浮遊容量、寄生容量等の容量
に流される充放電々流と、電源端子間に直列接続
されたＰチヤンネルMOSFETとＮチヤンネル
MOSFETとが信号の過渡期間において同時にオ
ン状態にされてしまうことによつて流されてしま
う貫通電流とによつて決められる。
上記充放電々流に基づく消費電流と貫通電流に
基づく消費電流とは、いずれも電源電圧を低下さ
せることによつて減少させることができる。
基づく消費電流とは、いずれも電源電圧を低下さ
せることによつて減少させることができる。
そこで、電子式時計や電子式卓上計算機のよう
な回路装置において、その消費電力ご減少させる
ために、例えば集積回路（IC）の内部回路を低
電源電圧で動作させることを考えることができ
る。
な回路装置において、その消費電力ご減少させる
ために、例えば集積回路（IC）の内部回路を低
電源電圧で動作させることを考えることができ
る。
第８図には、低消費電力にすることができる
ICのブロツクが示されている。同図において、
１は論理回路、２は上記論理回路１によつてアド
レスが指定されるRAM（ランダム・アクセス・
メモリ）、５は液晶表示装置（図示しない）を駆
動するための表示駆動回路、６は上記RAM２か
ら出力される表示データをレベル変換して上記表
示駆動回路５の入力端子に供給するためのレベル
変換回路である。なお、上記RAM２は、メモリ
アレイ及びアドレスデコーダ等を含む回路３と入
出力回路４とから構成されている。
ICのブロツクが示されている。同図において、
１は論理回路、２は上記論理回路１によつてアド
レスが指定されるRAM（ランダム・アクセス・
メモリ）、５は液晶表示装置（図示しない）を駆
動するための表示駆動回路、６は上記RAM２か
ら出力される表示データをレベル変換して上記表
示駆動回路５の入力端子に供給するためのレベル
変換回路である。なお、上記RAM２は、メモリ
アレイ及びアドレスデコーダ等を含む回路３と入
出力回路４とから構成されている。
上記回路１ないし３は、例えば1.5ボルトのよ
うな比較的低い電源電圧で動作させられる。これ
に対して、表示駆動回路５は、液晶表示装置によ
つて必要とされる信号レベルに応じて例えば３ボ
ルトのような比較的高い電源電圧で動作させられ
る。レベル変換回路６は、RAM２から出力され
る1.5ボルト系の信号を３ボルト系の信号に変換
するために上記表示駆動回路と同じ電源電圧で動
作させられる。
うな比較的低い電源電圧で動作させられる。これ
に対して、表示駆動回路５は、液晶表示装置によ
つて必要とされる信号レベルに応じて例えば３ボ
ルトのような比較的高い電源電圧で動作させられ
る。レベル変換回路６は、RAM２から出力され
る1.5ボルト系の信号を３ボルト系の信号に変換
するために上記表示駆動回路と同じ電源電圧で動
作させられる。
第８図において、ICの内部回路１は、その電
源電圧が低いことによつて低消費電力である。
源電圧が低いことによつて低消費電力である。
しかしながら、第８図においては、レベル変換
回路５における単位回路を液晶表示装置の端子数
に対応したような数にしなければならない。上記
単位回路の数を著るしく増加させなければならな
いことによつて、ICの回路素子が著るしく増加
してしまう。
回路５における単位回路を液晶表示装置の端子数
に対応したような数にしなければならない。上記
単位回路の数を著るしく増加させなければならな
いことによつて、ICの回路素子が著るしく増加
してしまう。
これに対し、上記RAM２を比較的高い電源電
圧で動作させることができれば、上記レベル変換
回路６を省略することができるようになり、その
結果として回路素子数を減少させることができる
ようになる。しかしながら、この場合、低電圧系
の信号が供給されるデータバスDBSとRAM２の
入出力端子とを結合させなければならない。これ
に応じて、双方向動作のレベル変換回路が必要と
される。
圧で動作させることができれば、上記レベル変換
回路６を省略することができるようになり、その
結果として回路素子数を減少させることができる
ようになる。しかしながら、この場合、低電圧系
の信号が供給されるデータバスDBSとRAM２の
入出力端子とを結合させなければならない。これ
に応じて、双方向動作のレベル変換回路が必要と
される。
従つて、この発明の目的は、レベル変換機能を
持つ、回路素子数の少ないCMOS集積回路を提
供することにある。
持つ、回路素子数の少ないCMOS集積回路を提
供することにある。
この発明の他の目的は、低消費電力のCMOS
集積回路を提供することにある。
集積回路を提供することにある。
この発明の他の目的は、RAMの低消費電力の
入出力回路を提供することにある。
入出力回路を提供することにある。
以下実施例により本発明を詳細に説明する。
第１図は、本発明の一実施例の回路構成図であ
る。
る。
同図において、１は論理回路、２はRAM、５
は表示駆動回路、６ａないし６ｎはレベル変換回
路、７は電源回路、８は液晶表示装置である。図
示の回路１，２，５，６ａないし６ｎ及び７のた
めの各種の回路素子は、公知のCMOS集積回路
技術によつて、１つの半導体基板上に形成され
る。
は表示駆動回路、６ａないし６ｎはレベル変換回
路、７は電源回路、８は液晶表示装置である。図
示の回路１，２，５，６ａないし６ｎ及び７のた
めの各種の回路素子は、公知のCMOS集積回路
技術によつて、１つの半導体基板上に形成され
る。
電源回路７は、電池Ｅから出力される電圧VS
を受けることによつて、比較的低い電圧VSS1、比
較的高い電圧VSS2及び表示駆動回路５によつて必
要とされる各種のレベルの電圧を出力する。この
電源回路７は、コンデンサの充電々圧を利用する
昇圧又は降圧回路のような回路によつて構成され
ることによつて、比較的低消費電力にすることが
できる。
を受けることによつて、比較的低い電圧VSS1、比
較的高い電圧VSS2及び表示駆動回路５によつて必
要とされる各種のレベルの電圧を出力する。この
電源回路７は、コンデンサの充電々圧を利用する
昇圧又は降圧回路のような回路によつて構成され
ることによつて、比較的低消費電力にすることが
できる。
上記論理回路１は、上記電源回路７から出力さ
れる低い電源電圧VSS1によつて動作させられ、上
記RAM２は、高い電源電圧VSS2によつて動作さ
せられる。
れる低い電源電圧VSS1によつて動作させられ、上
記RAM２は、高い電源電圧VSS2によつて動作さ
せられる。
上記論理回路１は、アドレスバスABSに結合
された複数のアドレス端子、４ビツト構成にされ
たデータバスDBSに結合されたデータ入出力端
子、及びRAM２のデータ入出力動作を制御する
ための制御端子を持つている。
された複数のアドレス端子、４ビツト構成にされ
たデータバスDBSに結合されたデータ入出力端
子、及びRAM２のデータ入出力動作を制御する
ための制御端子を持つている。
上記論理回路１から出力されるVSS1系の、すな
わち1.5ボルト系のアドレス信号は、それぞれレ
ベル変換回路６ａないし６ｋによつてVSS2系のす
なわち３ボルト系のアドレス信号に変換された上
で上記RAM２に供給される。
わち1.5ボルト系のアドレス信号は、それぞれレ
ベル変換回路６ａないし６ｋによつてVSS2系のす
なわち３ボルト系のアドレス信号に変換された上
で上記RAM２に供給される。
また、読み出し制御信号ａは上記RAM２に直
接に供給され、書き込み制御信号a′はレベル変換
回路６によつて３レベル系の信号ａ，に変換さ
れた上で上記RAM２に供給される。
接に供給され、書き込み制御信号a′はレベル変換
回路６によつて３レベル系の信号ａ，に変換さ
れた上で上記RAM２に供給される。
上記RAM２は、メモリアレイ及びアドレスデ
コーダ等から構成された回路３と入出力回路４と
から構成されている。
コーダ等から構成された回路３と入出力回路４と
から構成されている。
特に制限されないが、上記回路３は、読み出し
専用のアドレス端子AaないしAiと、データ入出
力用のアドレス端子AlないしAkを持つ構成とさ
れる。
専用のアドレス端子AaないしAiと、データ入出
力用のアドレス端子AlないしAkを持つ構成とさ
れる。
後述する第４図の具体的回路例によつて更によ
く理解されるが、上記データ入出力用のアドレス
端子AlないしAkに加えられるアドレス信号によ
つてメモリアレイ内の４ビツト１組のメモリセル
が選択されるようにされる。この４ビツト１組の
メモリセルは、入出力回路４における単位回路４
１ないし４４にそれぞれ結合される。
く理解されるが、上記データ入出力用のアドレス
端子AlないしAkに加えられるアドレス信号によ
つてメモリアレイ内の４ビツト１組のメモリセル
が選択されるようにされる。この４ビツト１組の
メモリセルは、入出力回路４における単位回路４
１ないし４４にそれぞれ結合される。
上記読み出し専用のアドレス端子AaないしAi
に加えられるアドレス信号によつてメモリアレイ
の行列配置される複数のメモリセルの内の一つの
行のメモリセルが同時に選択される。この一つの
行の複数のメモリセルのデータは、表示駆動回路
５に供給される。
に加えられるアドレス信号によつてメモリアレイ
の行列配置される複数のメモリセルの内の一つの
行のメモリセルが同時に選択される。この一つの
行の複数のメモリセルのデータは、表示駆動回路
５に供給される。
入出力回路４は、レベル変換機能を持つように
される。
される。
これによつて、論理回路１から出力されるデー
タ信号はデータバスDBSを介してRAM２に書き
込むことができるようになり、また論理回路１に
よつて演算処理すべき種々のデータをRAM２か
ら上記データバスDBSに供給することができる
ようになる。更に上記データの書き込み及び読み
出し動作と独立に、表示すべきデータを上記
RAM２から出力させることができるようにな
る。
タ信号はデータバスDBSを介してRAM２に書き
込むことができるようになり、また論理回路１に
よつて演算処理すべき種々のデータをRAM２か
ら上記データバスDBSに供給することができる
ようになる。更に上記データの書き込み及び読み
出し動作と独立に、表示すべきデータを上記
RAM２から出力させることができるようにな
る。
表示駆動回路５は、一方において上記RAM２
からVSS2系の表示データ信号を受け、他方におい
て電源回路７から多値の電圧を受けることによつ
て、液晶表示装置８を駆動するため駆動信号を出
力する。
からVSS2系の表示データ信号を受け、他方におい
て電源回路７から多値の電圧を受けることによつ
て、液晶表示装置８を駆動するため駆動信号を出
力する。
液晶表示装置８は、特に制限されないが日字状
に配置された複数の表示セグメントによつて数字
の１桁を表示させるような構成とされている。
に配置された複数の表示セグメントによつて数字
の１桁を表示させるような構成とされている。
第２図には、第１図のレベル変換回路６ａない
し６ｎの具体的回路例が示されている。レベル変
換回路は、図示のようにｎチヤンネル
MOSFETQ1、Q2、ＰチヤンネルMOSFEQ2、Q4
及び低電源電圧VSS1によつて動作させられるイン
バータ回路IVから構成されている。インバータ
回路IVは、第３図のように相補型MOSFETQ5、
Q6から構成される。
し６ｎの具体的回路例が示されている。レベル変
換回路は、図示のようにｎチヤンネル
MOSFETQ1、Q2、ＰチヤンネルMOSFEQ2、Q4
及び低電源電圧VSS1によつて動作させられるイン
バータ回路IVから構成されている。インバータ
回路IVは、第３図のように相補型MOSFETQ5、
Q6から構成される。
上記レベル変換回路において、MOSFETQ1と
Q2の相互、及びQ3とQ4の相互は図示のような回
路接続によつてそれぞれ相補的にスイツチ動作さ
せられる。その結果、入力端子INに供給される
VSS1系の信号に応じて、出力端子OUTには上記
入力端子の信号と同相でありかつVSS2系に変換さ
れた信号が出力される。出力端子には、
VSS2系の逆相の信号が出力される。
Q2の相互、及びQ3とQ4の相互は図示のような回
路接続によつてそれぞれ相補的にスイツチ動作さ
せられる。その結果、入力端子INに供給される
VSS1系の信号に応じて、出力端子OUTには上記
入力端子の信号と同相でありかつVSS2系に変換さ
れた信号が出力される。出力端子には、
VSS2系の逆相の信号が出力される。
なお、例えば第３図のインバータ回路の電源端
子に電圧VSS2を供給するようにし、しかも
MOSFETQ5とQ6の大きさを適当に設定すること
によつて、このインバータ回路からVSS2系の信号
を出力させることができる。しかしながら、この
場合、入力信号の最大値がVSS1系の値に制限され
るので、MOSFETQ5を完全にオフ状態にさせる
ことができなくなつてくる。その結果、入力信号
がVSS1レベルのとき直列接続のMOSFETQ5とQ6
が同時にオン状態とされ、電源端子間に無駄な電
流を流させるような電流通路が構成される。その
ため、低消費電力であるというCMOS回路の利
点を生かせなくなつてくる。
子に電圧VSS2を供給するようにし、しかも
MOSFETQ5とQ6の大きさを適当に設定すること
によつて、このインバータ回路からVSS2系の信号
を出力させることができる。しかしながら、この
場合、入力信号の最大値がVSS1系の値に制限され
るので、MOSFETQ5を完全にオフ状態にさせる
ことができなくなつてくる。その結果、入力信号
がVSS1レベルのとき直列接続のMOSFETQ5とQ6
が同時にオン状態とされ、電源端子間に無駄な電
流を流させるような電流通路が構成される。その
ため、低消費電力であるというCMOS回路の利
点を生かせなくなつてくる。
第４図には、RAM２における回路３の具体的
回路例が示されている。同図において、MS1ない
しMSoはメモリセルであり、図示のようにフリツ
プフロツプ回路を構成するMOSFETQ7ないし
Q10、伝送ゲートMOSFETQ11、Q12、及びクロ
ツクドインバータ回路CI4から構成されている。
回路例が示されている。同図において、MS1ない
しMSoはメモリセルであり、図示のようにフリツ
プフロツプ回路を構成するMOSFETQ7ないし
Q10、伝送ゲートMOSFETQ11、Q12、及びクロ
ツクドインバータ回路CI4から構成されている。
同一行に配置されたメモリセルMS1ないしMSo
におけるクロツクドインバータ回路CI4のクロツ
ク入力端子は読み出し用ワード線WH1に共通接続
され、また伝送ゲートMOSFETQ11、Q12のゲー
トは、入出力用ワード線WL1に共通接続されてい
る。
におけるクロツクドインバータ回路CI4のクロツ
ク入力端子は読み出し用ワード線WH1に共通接続
され、また伝送ゲートMOSFETQ11、Q12のゲー
トは、入出力用ワード線WL1に共通接続されてい
る。
１つのメモリセル例えばS1及びそれと同一列に
配置された図示しないメモリセルは、その入出力
端子がデータ線D10、D11に共通接続され、また
そのクロツクドインバータ回路の出力端子が共通
接続されている。
配置された図示しないメモリセルは、その入出力
端子がデータ線D10、D11に共通接続され、また
そのクロツクドインバータ回路の出力端子が共通
接続されている。
各データ線D10ないしDo1は、それぞれカラム
スイツチ用MOSFETQ13ないしQ16を介して共通
データ線CD0、CD1に結合されている。
スイツチ用MOSFETQ13ないしQ16を介して共通
データ線CD0、CD1に結合されている。
上記共通データ線CD0及びCD1は、入出力回路
１０を介して入出力端子Ｉ／Ｏに結合されてい
る。
１０を介して入出力端子Ｉ／Ｏに結合されてい
る。
読み出し用ワード線WH1ないしWHnを駆動する
ためにアドレスデコーダ回路DEC1が設けられ、
また入出力ワード線WL1ないしWLn及びカラムス
イツチ用MOSFETを駆動するためにアドレスデ
コーダ回路DEC2が設けられている。
ためにアドレスデコーダ回路DEC1が設けられ、
また入出力ワード線WL1ないしWLn及びカラムス
イツチ用MOSFETを駆動するためにアドレスデ
コーダ回路DEC2が設けられている。
上記各列のメモリセルにおけるクロツクドイン
バータ回路の共通接続された出力端子は、第１図
の表示駆動回路５の入力端子に結合され、入出力
端子Ｉ／Ｏは、入出力回路４に結合される。
バータ回路の共通接続された出力端子は、第１図
の表示駆動回路５の入力端子に結合され、入出力
端子Ｉ／Ｏは、入出力回路４に結合される。
第５図には、第１図の入出力回路４における１
つの単位回路４１の具体的回路図が示されてい
る。
つの単位回路４１の具体的回路図が示されてい
る。
同図において、４１ａは書き込み用書き込み制
御回路である。この書き込み制御回路４１ａは、
直列接続されたクロツクドインバータ（clocked
inverter）回路CI2及びCI3から構成されている。
上記クロツクドインバータ回路には、高電源電圧
VSS2及びクロツク信号としてレベル変換回路６ｎ
によつてVSS2系レベルに変換された書き込み用信
号ｂが供給される。４１ｃは読み出し用クロツク
ドインバータ回路、４１ｂはレベル変換回路であ
る。
御回路である。この書き込み制御回路４１ａは、
直列接続されたクロツクドインバータ（clocked
inverter）回路CI2及びCI3から構成されている。
上記クロツクドインバータ回路には、高電源電圧
VSS2及びクロツク信号としてレベル変換回路６ｎ
によつてVSS2系レベルに変換された書き込み用信
号ｂが供給される。４１ｃは読み出し用クロツク
ドインバータ回路、４１ｂはレベル変換回路であ
る。
上記レベル変換回路４１ｂは、図示のように直
列接続されたｎチヤンネルMOSFET５Ａ、ｐチ
ヤンネルMOSFET５Ｂ及び５Ｃから構成されて
いる。上記MOSFET５Ａ及び５Ｃのゲートは書
き込み信号入力端子に接続されている。前記
MOSFET５ＢのゲートはデータバスDBSに接続
されている。読み出し用クロツクドインバータ回
路４１ｃは、RAM２における回路３の入出力端
子Ｉ／ＯとバスDBSの間に書き込み用書き込み
用制御回路４１ａと並列に接続されている。また
前記書き込み用書き込み用制御回路４１ｂは入出
力端子Ｉ／Ｏとレベル変換器４１ｂのMOSFET
５ＡとMOSFET５Ｂの共通接続点Ａに接続され
ている。なお、上記点Ａには回路の浮遊容量及び
寄生容量等によつて実質的に構成されるコンデン
サ６が配設されている。第６図には、クロツクド
インバータ回路の具体的回路例が示されている。
列接続されたｎチヤンネルMOSFET５Ａ、ｐチ
ヤンネルMOSFET５Ｂ及び５Ｃから構成されて
いる。上記MOSFET５Ａ及び５Ｃのゲートは書
き込み信号入力端子に接続されている。前記
MOSFET５ＢのゲートはデータバスDBSに接続
されている。読み出し用クロツクドインバータ回
路４１ｃは、RAM２における回路３の入出力端
子Ｉ／ＯとバスDBSの間に書き込み用書き込み
用制御回路４１ａと並列に接続されている。また
前記書き込み用書き込み用制御回路４１ｂは入出
力端子Ｉ／Ｏとレベル変換器４１ｂのMOSFET
５ＡとMOSFET５Ｂの共通接続点Ａに接続され
ている。なお、上記点Ａには回路の浮遊容量及び
寄生容量等によつて実質的に構成されるコンデン
サ６が配設されている。第６図には、クロツクド
インバータ回路の具体的回路例が示されている。
第７図は、上記第５図の回路の動作を説明する
ためのタイムチヤートであり、ａは読み出し制御
信号、ｂは書き込み制御信号、ｃは書き込み制御
回路５の点Ａの電位波形、ｄは入力データの波形
である。
ためのタイムチヤートであり、ａは読み出し制御
信号、ｂは書き込み制御信号、ｃは書き込み制御
回路５の点Ａの電位波形、ｄは入力データの波形
である。
次に、第５図の回路の動作を説明する。
第５図において、データをRAM２に書き込む
場合は、書き込み信号が入力端子５Ｄに入力さ
れる。その信号が第７図のイのようにハイ(H)
レベルのとき、MOSFET５Ａはオン、PMOS５
Ｃはオフ状態となる。従つてコンデンサ６が電源
VSS2にまで充電される。
場合は、書き込み信号が入力端子５Ｄに入力さ
れる。その信号が第７図のイのようにハイ(H)
レベルのとき、MOSFET５Ａはオン、PMOS５
Ｃはオフ状態となる。従つてコンデンサ６が電源
VSS2にまで充電される。
次に、第７図ｂのロのようにロウレベルにされ
ると、これに応じてMOSFET５Ａがオフ状態に
され、MOFET５Ｃがオン状態にされる。このと
き、データバスDBSにおけるデータ信号が代７
図ｄに示されるようにロウレベルであれば、
MOSFET５Ｂもオン状態にされていることにな
る。その結果、コンデンサ６の充電々荷が放電さ
せられ、Ａ点の電位はほゞ０ボルトのハイレベル
にされる。クロツクドインバータ回路CI2及びCI3
は、第６図のような構成にされているとによつ
て、制御信号ｂがハイレベルにされるとそれにお
けるMOSFETQ18及びQ19がオン状態にされる。
そのため、上記Ａ点におけるハイレベル信号が書
き込み用制御回路４１ａを介して入出力端子Ｉ／
Ｏに供給されることになる。
ると、これに応じてMOSFET５Ａがオフ状態に
され、MOFET５Ｃがオン状態にされる。このと
き、データバスDBSにおけるデータ信号が代７
図ｄに示されるようにロウレベルであれば、
MOSFET５Ｂもオン状態にされていることにな
る。その結果、コンデンサ６の充電々荷が放電さ
せられ、Ａ点の電位はほゞ０ボルトのハイレベル
にされる。クロツクドインバータ回路CI2及びCI3
は、第６図のような構成にされているとによつ
て、制御信号ｂがハイレベルにされるとそれにお
けるMOSFETQ18及びQ19がオン状態にされる。
そのため、上記Ａ点におけるハイレベル信号が書
き込み用制御回路４１ａを介して入出力端子Ｉ／
Ｏに供給されることになる。
上記とは逆に、データバスDBSにおけるデー
タ信号がハイレベルであれば、MOSFET５Ｂは
オフ状態に維持され、これに応じて、Ａ点の電位
はコンデンサ６によつてVSS2のロウレベルに維持
される。従つて、入出力端子Ｉ／Ｏには、制御回
路４１ａからロウレベルの信号が供給される。
タ信号がハイレベルであれば、MOSFET５Ｂは
オフ状態に維持され、これに応じて、Ａ点の電位
はコンデンサ６によつてVSS2のロウレベルに維持
される。従つて、入出力端子Ｉ／Ｏには、制御回
路４１ａからロウレベルの信号が供給される。
その結果、RAM２内のメモリセルには、上記
データバスDBSにおけるデータ信号レベルに対
応されたデータが書き込まれることになる。
データバスDBSにおけるデータ信号レベルに対
応されたデータが書き込まれることになる。
読み出し制御信号ａが第７図ａに示されたよう
にハイレベルにされると、クロツクドインバータ
回路４１ｃが動作状態にされる。その結果、メモ
リセルから入出力端子Ｉ／Ｏに供給されたデータ
信号は上記クロツクドインバータ回路４１ｃを介
して、データバスDBSに供給されることになる。
なお、クロツクドインバータ回路４１ｃにおい
て、第６図のMOSFETQ17及びQ20に対応される
ようなMOSFETは、入出力端子Ｉ／Ｏに供給さ
れる信号がVSS2系のレベルであるので、充分に相
補的にスイツチ動作する。また第６図の
MOSFETQ18、Q19に対応するようなMOSFET
は、電源電圧がVSS1であるので、VSS1系のレベル
の読み出し制御信号によつて充分にスイツチ動作
する。
にハイレベルにされると、クロツクドインバータ
回路４１ｃが動作状態にされる。その結果、メモ
リセルから入出力端子Ｉ／Ｏに供給されたデータ
信号は上記クロツクドインバータ回路４１ｃを介
して、データバスDBSに供給されることになる。
なお、クロツクドインバータ回路４１ｃにおい
て、第６図のMOSFETQ17及びQ20に対応される
ようなMOSFETは、入出力端子Ｉ／Ｏに供給さ
れる信号がVSS2系のレベルであるので、充分に相
補的にスイツチ動作する。また第６図の
MOSFETQ18、Q19に対応するようなMOSFET
は、電源電圧がVSS1であるので、VSS1系のレベル
の読み出し制御信号によつて充分にスイツチ動作
する。
以上、説明したように、本発明によれば、
RAMのデータ送出側のレベル変換器を除去し、
RAMのデータ入出力側に、書き込み時にはレベ
ル変換器を介してデータレベルを上げて書き込
み、読み出し時にはクロツクドインバータを介し
てデータレベルを下げて読み出すようにしたの
で、RAMを小型にし、大きい電源を必要とする
配線の本数を少くすることができる。その結果、
電源を小さくすることができる。
RAMのデータ送出側のレベル変換器を除去し、
RAMのデータ入出力側に、書き込み時にはレベ
ル変換器を介してデータレベルを上げて書き込
み、読み出し時にはクロツクドインバータを介し
てデータレベルを下げて読み出すようにしたの
で、RAMを小型にし、大きい電源を必要とする
配線の本数を少くすることができる。その結果、
電源を小さくすることができる。
第１図は、この発明の実施例の回路ブロツク
図、第２図はレベル変換回路の回路図、第３図は
インバータ回路の回路図、第４図はRAMの回路
図、第５図は入出力端子の回路図、第６図はクロ
ツクドインバータ回路の回路図、第７図は第６図
の回路の動作を説明するためのタイミングチヤー
ト図、第８図はICの回路ブロツク図である。 ２…RAM、３…書き込み制御回路、VSS2…書
き込み制御回路の電源、CI1〜CI3…クロツクドイ
ンバータ、DBS…バス、４１ｂ…レベル変換回
路、５Ｂ，５Ｃ…PMOS、VSS2…レベル変換器の
電源。
図、第２図はレベル変換回路の回路図、第３図は
インバータ回路の回路図、第４図はRAMの回路
図、第５図は入出力端子の回路図、第６図はクロ
ツクドインバータ回路の回路図、第７図は第６図
の回路の動作を説明するためのタイミングチヤー
ト図、第８図はICの回路ブロツク図である。 ２…RAM、３…書き込み制御回路、VSS2…書
き込み制御回路の電源、CI1〜CI3…クロツクドイ
ンバータ、DBS…バス、４１ｂ…レベル変換回
路、５Ｂ，５Ｃ…PMOS、VSS2…レベル変換器の
電源。
Claims (1)
- 【特許請求の範囲】 １ 比較的少数の第１データ端子とアドレス端子
と比較的多数の第２データ端子とを有し比較的高
電圧で動作されるRAMと、比較的低電圧で動作
される論理回路と、上記論理回路から出力され低
電圧系のアドレス信号を上記アドレス端子に供給
する高電圧系のアドレス信号に変換する複数の第
1CMOSレベル変換回路と、上記論理回路から出
力される低電圧系のデータ信号を上記第１データ
端子に供給する高電圧系のデータ信号に変換する
複数の第2CMOSレベル変換回路と、上記第１デ
ータ端子のデータ信号を上記論理回路に供給する
信号供給回路とからなることを特徴とする
CMOS集積回路。 ２ 上記アドレス端子は、上記第１データ端子と
上記RAMにおけるメモリセルとを結合せしめる
ための第１アドレス端子と、上記第２データ端子
と上記RAMにおけるメモリセルとを結合せしめ
るための第２アドレス端子からなることを特徴と
する特許請求の範囲第１項記載のCMOS集積回
路。 ３ 上記第２データ端子は、比較的高電圧で動作
される標示駆動回路の入力端子に直接結合されて
なることを特徴とする特許請求の範囲第２項記載
のCMOS集積回路。 ４ 上記信号供給回路は、CMOS構成のクロツ
クドインバータからなることを特徴とする特許請
求の範囲第１項ないし第３項のうちの１に記載の
記載のCMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6120581A JPS57176585A (en) | 1981-04-24 | 1981-04-24 | Ram input and output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6120581A JPS57176585A (en) | 1981-04-24 | 1981-04-24 | Ram input and output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176585A JPS57176585A (en) | 1982-10-29 |
| JPH0150999B2 true JPH0150999B2 (ja) | 1989-11-01 |
Family
ID=13164447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6120581A Granted JPS57176585A (en) | 1981-04-24 | 1981-04-24 | Ram input and output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176585A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226090A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | スタテイツクランダムアクセスメモリ回路 |
| JP3256554B2 (ja) * | 1991-02-25 | 2002-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1981
- 1981-04-24 JP JP6120581A patent/JPS57176585A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176585A (en) | 1982-10-29 |
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