JPH0151228B2 - - Google Patents
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- Publication number
- JPH0151228B2 JPH0151228B2 JP58066913A JP6691383A JPH0151228B2 JP H0151228 B2 JPH0151228 B2 JP H0151228B2 JP 58066913 A JP58066913 A JP 58066913A JP 6691383 A JP6691383 A JP 6691383A JP H0151228 B2 JPH0151228 B2 JP H0151228B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- signal
- data
- signal line
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Facsimiles In General (AREA)
- Storing Facsimile Image Data (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は電子計算機の処理結果等をフアクシミ
リ端末装置に出力する方式に関するものである。
リ端末装置に出力する方式に関するものである。
（背景技術）
フアクシミリの普及に伴い、フアクシミリ端末
装置は、これまでの端末相互間における通信の用
途としてだけでなく、例えばセンタにある電子計
算機を相手とした通信の用途すなわち電子計算機
の入出力装置としても使用されるようになつて来
た。ところが電子計算機の扱う情報は例えばJIS
コードのような符号であるのに対してフアクシミ
リ端末装置の扱う情報は画の濃淡に応じてドツト
で表わされたパターンであるので電子計算機とフ
アクシミリ端末装置との間で通信を行うには相互
の情報を変換するいわゆるフアクシミリ・データ
変換が必要となる。したがつて電子計算機の出力
した文字コードをフアクシミリ端末装置に出力す
るには文字コードをドツトマトリツクスに変換
し、それを走査してフアクシミリ信号に変換しフ
アクシミリ端末装置に送出する。この時のブロツ
ク構成図を第１図に示す。電子計算機CPUから
出力された文字コードは文字コード・ドツトマト
リツクス変換回路ＦNTによりドツトパターン
に変換されてバツフアメモリBUFに書き込まれ
る。フアクシミリ信号送出回路FAXSはバツフア
メモリBUF走査しフアクシミリ信号に変換して
フアクシミリ端末装置に送出する。この時、文字
コード・ドツトマトリツクス変換回路ＦNTに
よりドツトパターンに変換された後バツフアメモ
リBUFへのデータの転送量は増加し、例えば文
字コードを８ビツト、ドツトマトリツクスの構成
を16（横）×18（縦）とした場合、バツフアメモリ
BUFへのデータの転送量は16×18/8＝36倍とな
る。
装置は、これまでの端末相互間における通信の用
途としてだけでなく、例えばセンタにある電子計
算機を相手とした通信の用途すなわち電子計算機
の入出力装置としても使用されるようになつて来
た。ところが電子計算機の扱う情報は例えばJIS
コードのような符号であるのに対してフアクシミ
リ端末装置の扱う情報は画の濃淡に応じてドツト
で表わされたパターンであるので電子計算機とフ
アクシミリ端末装置との間で通信を行うには相互
の情報を変換するいわゆるフアクシミリ・データ
変換が必要となる。したがつて電子計算機の出力
した文字コードをフアクシミリ端末装置に出力す
るには文字コードをドツトマトリツクスに変換
し、それを走査してフアクシミリ信号に変換しフ
アクシミリ端末装置に送出する。この時のブロツ
ク構成図を第１図に示す。電子計算機CPUから
出力された文字コードは文字コード・ドツトマト
リツクス変換回路ＦNTによりドツトパターン
に変換されてバツフアメモリBUFに書き込まれ
る。フアクシミリ信号送出回路FAXSはバツフア
メモリBUF走査しフアクシミリ信号に変換して
フアクシミリ端末装置に送出する。この時、文字
コード・ドツトマトリツクス変換回路ＦNTに
よりドツトパターンに変換された後バツフアメモ
リBUFへのデータの転送量は増加し、例えば文
字コードを８ビツト、ドツトマトリツクスの構成
を16（横）×18（縦）とした場合、バツフアメモリ
BUFへのデータの転送量は16×18/8＝36倍とな
る。
第１図はバツフアメモリBUFとフアクシミリ
信号送出回路FAXSが１つの場合であるが、これ
が複数となつた場合、各BUFとFAXS対応に文
字コード・ドツトマトリツクス変換回路ＦNT
を設ける構成はＦNTによるドツトパターンに
変換後のBUFへのデータ転送量が更に増加しな
いという利点がある反面、ＦNTを多数設ける
必要があるため高価なものとなる欠点があり、一
般的には第２図のようにＦNTを共通化する構
成をとるのが普通である。しかし、第２図のよう
な構成をとると文字コード・ドツトマトリツクス
変換回路ＦNTによるドツトパターンに変換後
のバツフアメモリBUFへのデータ転送量がＦ
NTを共通化していることにより非常に増加する
欠点があつた。
信号送出回路FAXSが１つの場合であるが、これ
が複数となつた場合、各BUFとFAXS対応に文
字コード・ドツトマトリツクス変換回路ＦNT
を設ける構成はＦNTによるドツトパターンに
変換後のBUFへのデータ転送量が更に増加しな
いという利点がある反面、ＦNTを多数設ける
必要があるため高価なものとなる欠点があり、一
般的には第２図のようにＦNTを共通化する構
成をとるのが普通である。しかし、第２図のよう
な構成をとると文字コード・ドツトマトリツクス
変換回路ＦNTによるドツトパターンに変換後
のバツフアメモリBUFへのデータ転送量がＦ
NTを共通化していることにより非常に増加する
欠点があつた。
（発明の課題）
本発明の目的とするところは文字コード・ドツ
トマトリツクス変換回路によるドツトパターンに
変換後のバツフアメモリへのデータ転送量を減少
することにある。
トマトリツクス変換回路によるドツトパターンに
変換後のバツフアメモリへのデータ転送量を減少
することにある。
本発明の特徴とするところは、電子計算機から
出力され、フアクシミリ端末装置に文面として出
力される情報には空白の部分がかなり多いことに
注目して、フアクシミリ信号に変換してフアクシ
ミリ装置に送出するためにバツフアメモリの内容
を読み出した後、読み出したバツフアメモリに空
白に対応するドツトパターンのデータを書き込む
ことにより空白の部分はドツトパターンとしてバ
ツフアメモリに転送しなくてもすむようにバツフ
アメモリを制御することである。
出力され、フアクシミリ端末装置に文面として出
力される情報には空白の部分がかなり多いことに
注目して、フアクシミリ信号に変換してフアクシ
ミリ装置に送出するためにバツフアメモリの内容
を読み出した後、読み出したバツフアメモリに空
白に対応するドツトパターンのデータを書き込む
ことにより空白の部分はドツトパターンとしてバ
ツフアメモリに転送しなくてもすむようにバツフ
アメモリを制御することである。
（発明の構成および作用）
本発明の実施例を第３図に示す。またその動作
タイムチヤートを第４図に示す。
タイムチヤートを第４図に示す。
２０１，２０２，２０３，２０４，２０５，２
０６，２０７はセレクタであつて端子Ｓはセレク
ト信号、端子I0，I1は入力信号、端子Ｏは出力信
号であり、I0，I1およびＯのデータ幅すなわちビ
ツト数は必ずしも１とは限らない。１０１，１０
２はバツフアメモリであり、フアクシミリ信号の
連続性を保つために２面設けていわゆるトグル形
式で使用する。バツフアメモリ１０１，１０２の
端子Ａはアドレス信号、端子DIはドツトパター
ンに変換された書き込みデータ信号、端子Ｄは
読み出しデータ信号、端子Ｗは書き込み信号であ
り、それぞれセレクタに接続されており、Ａ，
DI，Ｄのデータ幅すなわちビツト数は必ずし
も１とは限らず場合による。３０１はカウンタで
ありバツフアメモリを周期的に読み出すためのア
ドレスを作成している。３０２はラツチであつて
バツフアメモリ１０１，１０２から読み出された
ドツトパターンに変換されたデータのいずれかを
ラツチする。ラツチ３０２の端子DIは入力デー
タ信号、端子Ｄは出力データ信号、端子CKは
ラツチクロツクパルスであり、DI，Ｄのデー
タ幅すなわちビツト数はバツフアメモリ１０１，
１０２のＤのそれと同じである。信号線１は図
示していない中央制御装置CPUからのバツフア
メモリの書き込み信号、信号線２はCPUからの
バツフアメモリのアドレス信号、信号線３は
CPUからのドツトパターンに変換されたバツフ
アメモリの書き込みデータ信号である。信号線４
はすでに説明したカウンタ３０１の出力であり、
セレクタ２０１〜２０７のセレクト端子Ｓに接続
され、信号線５はカウンタ３０１の出力であり、
バツフアメモリのアドレス信号としてセレクタ２
０２，２０５に接続される。信号線６は図示して
いない制御回路からのバツフアメモリの書き込み
信号であり、信号線７は制御回路からのラツチ３
０２のラツチクロツクである。信号線８，９はバ
ツフアメモリの書き込みデータとして使用するも
ので空白のドツトパターンのデータであり、図で
はオール０となつている。
０６，２０７はセレクタであつて端子Ｓはセレク
ト信号、端子I0，I1は入力信号、端子Ｏは出力信
号であり、I0，I1およびＯのデータ幅すなわちビ
ツト数は必ずしも１とは限らない。１０１，１０
２はバツフアメモリであり、フアクシミリ信号の
連続性を保つために２面設けていわゆるトグル形
式で使用する。バツフアメモリ１０１，１０２の
端子Ａはアドレス信号、端子DIはドツトパター
ンに変換された書き込みデータ信号、端子Ｄは
読み出しデータ信号、端子Ｗは書き込み信号であ
り、それぞれセレクタに接続されており、Ａ，
DI，Ｄのデータ幅すなわちビツト数は必ずし
も１とは限らず場合による。３０１はカウンタで
ありバツフアメモリを周期的に読み出すためのア
ドレスを作成している。３０２はラツチであつて
バツフアメモリ１０１，１０２から読み出された
ドツトパターンに変換されたデータのいずれかを
ラツチする。ラツチ３０２の端子DIは入力デー
タ信号、端子Ｄは出力データ信号、端子CKは
ラツチクロツクパルスであり、DI，Ｄのデー
タ幅すなわちビツト数はバツフアメモリ１０１，
１０２のＤのそれと同じである。信号線１は図
示していない中央制御装置CPUからのバツフア
メモリの書き込み信号、信号線２はCPUからの
バツフアメモリのアドレス信号、信号線３は
CPUからのドツトパターンに変換されたバツフ
アメモリの書き込みデータ信号である。信号線４
はすでに説明したカウンタ３０１の出力であり、
セレクタ２０１〜２０７のセレクト端子Ｓに接続
され、信号線５はカウンタ３０１の出力であり、
バツフアメモリのアドレス信号としてセレクタ２
０２，２０５に接続される。信号線６は図示して
いない制御回路からのバツフアメモリの書き込み
信号であり、信号線７は制御回路からのラツチ３
０２のラツチクロツクである。信号線８，９はバ
ツフアメモリの書き込みデータとして使用するも
ので空白のドツトパターンのデータであり、図で
はオール０となつている。
次に第３図および第４図のタイムチヤートに基
づいて動作を説明する。カウンタ３０１の出力で
ある信号線４に従つてバツフアメモリ１０１，１
０２の端子Ａ，DI，Ｗはそれぞれセレクタを介
して中央制御装置CPUからの信号線２，３，１
またはカウンタ３０１の出力である信号線５、信
号線８または９、制御回路からの信号線６に接続
される。中央制御装置CPUからの信号線に接続
され、バツフアメモリには中央制御装置からドツ
トパターンに変換されたデータが順次書き込ま
れ、その動作はランダムである。即ち、バツフア
メモリに対するドツトパターンに変換されたデー
タの書き込み時には、バツフアメモリは、CPU
から信号線２を介して与えられるランダムなアド
レス信号に従つて、CPUから信号線３を介して
与えられるデータを、CPUから信号線１を介し
て与えられる書き込み信号の入力時に書き込む。
このときのタイムチヤートを第５図に示す。これ
に対し、バツフアメモリからのデータの読み出し
時には、カウンタ３０１の出力、信号線８または
９、制御回路からの信号線に接続されたバツフア
メモリはカウンタ３０１の出力５のアドレスに従
つて周期的に読み出され、読み出されたドツトパ
ターンに変換されたデータはラツチ３０２にラツ
チされた後、信号線１０を介して図示していない
フアクシミリ信号送出回路FAXSに送出され、こ
の時のタイチヤートを第４図に示す。第４図に示
すようにカウンタ３０１の出力である信号線５の
アドレスに従つてバツフアメモリより読み出され
たドツトパターンに変換されたデータは信号線７
によりラツチ３０２にラツチされるが、読み出さ
れたバツフアメモリの同一アドレスには信号線６
の書き込み信号により信号線８または９の空白の
ドツトパターンのデータが書き込まれる。したが
つて、バツフアメモリの内容はデータをすべて読
み出した段階ですべて空白のドツトパターンに変
化していることになり、この段階でカウンタ３０
１の出力である信号線４に従つてバツフアメモリ
は中央制御装置CPUからの信号線に接続され、
CPUからバツフアメモリにドツトパターンに変
換されたデータを書き込む段階となる。この段階
では、第５図に示すように、文字部分のデータに
対応したランダムなアドレス信号がCPUより信
号線２を介してバツフアメモリに送られると共
に、その文字部分のデータ及び書き込み信号が
夫々信号線３，１を介してバツフアメモリに送ら
れる。バツフアメモリでは、CPUから送られた
文字部分のデータのみを書き込み信号のタイミン
グでアドレス信号の示すアドレスに書き込む。
づいて動作を説明する。カウンタ３０１の出力で
ある信号線４に従つてバツフアメモリ１０１，１
０２の端子Ａ，DI，Ｗはそれぞれセレクタを介
して中央制御装置CPUからの信号線２，３，１
またはカウンタ３０１の出力である信号線５、信
号線８または９、制御回路からの信号線６に接続
される。中央制御装置CPUからの信号線に接続
され、バツフアメモリには中央制御装置からドツ
トパターンに変換されたデータが順次書き込ま
れ、その動作はランダムである。即ち、バツフア
メモリに対するドツトパターンに変換されたデー
タの書き込み時には、バツフアメモリは、CPU
から信号線２を介して与えられるランダムなアド
レス信号に従つて、CPUから信号線３を介して
与えられるデータを、CPUから信号線１を介し
て与えられる書き込み信号の入力時に書き込む。
このときのタイムチヤートを第５図に示す。これ
に対し、バツフアメモリからのデータの読み出し
時には、カウンタ３０１の出力、信号線８または
９、制御回路からの信号線に接続されたバツフア
メモリはカウンタ３０１の出力５のアドレスに従
つて周期的に読み出され、読み出されたドツトパ
ターンに変換されたデータはラツチ３０２にラツ
チされた後、信号線１０を介して図示していない
フアクシミリ信号送出回路FAXSに送出され、こ
の時のタイチヤートを第４図に示す。第４図に示
すようにカウンタ３０１の出力である信号線５の
アドレスに従つてバツフアメモリより読み出され
たドツトパターンに変換されたデータは信号線７
によりラツチ３０２にラツチされるが、読み出さ
れたバツフアメモリの同一アドレスには信号線６
の書き込み信号により信号線８または９の空白の
ドツトパターンのデータが書き込まれる。したが
つて、バツフアメモリの内容はデータをすべて読
み出した段階ですべて空白のドツトパターンに変
化していることになり、この段階でカウンタ３０
１の出力である信号線４に従つてバツフアメモリ
は中央制御装置CPUからの信号線に接続され、
CPUからバツフアメモリにドツトパターンに変
換されたデータを書き込む段階となる。この段階
では、第５図に示すように、文字部分のデータに
対応したランダムなアドレス信号がCPUより信
号線２を介してバツフアメモリに送られると共
に、その文字部分のデータ及び書き込み信号が
夫々信号線３，１を介してバツフアメモリに送ら
れる。バツフアメモリでは、CPUから送られた
文字部分のデータのみを書き込み信号のタイミン
グでアドレス信号の示すアドレスに書き込む。
（発明の効果）
以上説明したように実施例ではバツフアメモリ
が中央制御装置CPUからの信号線に接続され、
中央制御装置CPUからバツフアメモリにドツト
パターンに変換されたデータを書き込む段階にお
いてバツフアメモリの内容はすべて空白のドツト
パターンになつているため中央制御装置CPUは
字文のある部分についてのみドツトパターンを書
き込めばよいのでバツフアメモリへのデータの転
送量が減少する効果がある。
が中央制御装置CPUからの信号線に接続され、
中央制御装置CPUからバツフアメモリにドツト
パターンに変換されたデータを書き込む段階にお
いてバツフアメモリの内容はすべて空白のドツト
パターンになつているため中央制御装置CPUは
字文のある部分についてのみドツトパターンを書
き込めばよいのでバツフアメモリへのデータの転
送量が減少する効果がある。
以上の場合バツフアメモリはドツトパターンに
変換されたデータを蓄積する場合について説明し
たが、文字コードの形式でデータを蓄積する場合
でも空白の文字コードを書き込むことによりバツ
フアメモリへのデータの転送量が減少するという
効果がある。
変換されたデータを蓄積する場合について説明し
たが、文字コードの形式でデータを蓄積する場合
でも空白の文字コードを書き込むことによりバツ
フアメモリへのデータの転送量が減少するという
効果がある。
第１図と第２図は本発明の係わる技術の適用を
示すブロツク構成図、第３図は本発明の一実施例
のブロツク構成図、第４図は動作を説明するタイ
ムチヤート、第５図はCPUによるバツフアメモ
リへの書き込み動作を示すタイムチヤートであ
る。 （符号の説明）、CPU……中央制御装置、Ｆ
NT……文字コード・ドツトマトリツクス変換回
路、BUF……バツフアメモリ、FAXS……フア
クシミリ信号送出回路、１，６……書き込み信
号、２，５……アドレス信号、３……書き込みデ
ータ、４……バツフアメモリ切替信号、７……ラ
ツチ信号、８，９……空白ドツトパターンに対応
する書き込みデータ、１０……ラツチされた読み
出しデータ、１０１，１０２……バツフアメモ
リ、２０１，２０２，２０３，２０４，２０５，
２０６，２０７……セレクタ、３０１……カウン
タ、３０２……ラツチ。
示すブロツク構成図、第３図は本発明の一実施例
のブロツク構成図、第４図は動作を説明するタイ
ムチヤート、第５図はCPUによるバツフアメモ
リへの書き込み動作を示すタイムチヤートであ
る。 （符号の説明）、CPU……中央制御装置、Ｆ
NT……文字コード・ドツトマトリツクス変換回
路、BUF……バツフアメモリ、FAXS……フア
クシミリ信号送出回路、１，６……書き込み信
号、２，５……アドレス信号、３……書き込みデ
ータ、４……バツフアメモリ切替信号、７……ラ
ツチ信号、８，９……空白ドツトパターンに対応
する書き込みデータ、１０……ラツチされた読み
出しデータ、１０１，１０２……バツフアメモ
リ、２０１，２０２，２０３，２０４，２０５，
２０６，２０７……セレクタ、３０１……カウン
タ、３０２……ラツチ。
Claims (1)
- 【特許請求の範囲】 １ 端末装置にCPUから文面情報を送出するた
めに該文面情報を一担メモリに蓄積した後、該メ
モリの内容を順次読み出して端末装置に文面情報
を送出するバツフアメモリ制御方式において、 端末装置に文面情報を送出するために該メモリ
の内容を読み出した後、該メモリに空白情報に対
応するデータを書き込んでおき、CPUからバツ
フアメモリに次の文面情報を書き込む際に文面情
報のうち空白部分の情報はバツフアメモリに転送
せずに、CPUより指定したランダムなアドレス
信号に従つて文字部分のみの情報をバツフアメモ
リに転送し書き込むことを特徴とするバツフアメ
モリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066913A JPS59193663A (ja) | 1983-04-18 | 1983-04-18 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066913A JPS59193663A (ja) | 1983-04-18 | 1983-04-18 | バツフアメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193663A JPS59193663A (ja) | 1984-11-02 |
| JPH0151228B2 true JPH0151228B2 (ja) | 1989-11-02 |
Family
ID=13329678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066913A Granted JPS59193663A (ja) | 1983-04-18 | 1983-04-18 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193663A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961359A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | ラインバツフア制御装置 |
-
1983
- 1983-04-18 JP JP58066913A patent/JPS59193663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59193663A (ja) | 1984-11-02 |
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