JPH0435100B2 - - Google Patents
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- Publication number
- JPH0435100B2 JPH0435100B2 JP59185116A JP18511684A JPH0435100B2 JP H0435100 B2 JPH0435100 B2 JP H0435100B2 JP 59185116 A JP59185116 A JP 59185116A JP 18511684 A JP18511684 A JP 18511684A JP H0435100 B2 JPH0435100 B2 JP H0435100B2
- Authority
- JP
- Japan
- Prior art keywords
- character
- memory
- image signal
- code
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Facsimiles In General (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フアクシミリ変換装置に関する。特
に、文字コードで表現されている文書を白黒二値
のパタン画信号に変換し、このパタン画信号を符
号化してフアクシミリ端末に出力するフアクシミ
リ応答変換装置に関する。
に、文字コードで表現されている文書を白黒二値
のパタン画信号に変換し、このパタン画信号を符
号化してフアクシミリ端末に出力するフアクシミ
リ応答変換装置に関する。
フアクシミリ応答変換装置は、例えば
JISC6226のような文字コードで表現されている
文書（コード化画信号）を、白黒二値のドツトマ
トリクスで表されたパタン画信号に変換し、さら
にこのパタン画信号を符号化して、フアクシミリ
端末に出力する。これにより、文書による情報を
フアクシミリ端末に出力することができる。
JISC6226のような文字コードで表現されている
文書（コード化画信号）を、白黒二値のドツトマ
トリクスで表されたパタン画信号に変換し、さら
にこのパタン画信号を符号化して、フアクシミリ
端末に出力する。これにより、文書による情報を
フアクシミリ端末に出力することができる。
従来のフアクシミリ応答変換装置は、以下のよ
うにしてコード化画信号をパタン画信号に変換し
ている。まず、文字パタンメモリが文字パタンを
記憶し、入力された文字コードに対応する文字パ
タンを出力する。この文字パタンは、コード化画
信号の行単位で行メモリに記憶される。この行メ
モリに記憶された内容は、フアクシミリの走査線
単位で、モデイフアイドハフマン符号化によりフ
アクシミリ信号に変換される。
うにしてコード化画信号をパタン画信号に変換し
ている。まず、文字パタンメモリが文字パタンを
記憶し、入力された文字コードに対応する文字パ
タンを出力する。この文字パタンは、コード化画
信号の行単位で行メモリに記憶される。この行メ
モリに記憶された内容は、フアクシミリの走査線
単位で、モデイフアイドハフマン符号化によりフ
アクシミリ信号に変換される。
このようなフアクシミリ応答変換装置に入力さ
れる文字コードは、第３図に示すように、行内の
文字高さが異なる文字が混在している場合があ
る。このような場合の処理を容易にするために、
従来のフアクシミリ応答変換装置では、行メモリ
の内容を、文字コードから文字パタンへの変換を
開始するときに消去する。これにより行メモリの
内容は、空白が書き込まれたと同一の状態とな
る。
れる文字コードは、第３図に示すように、行内の
文字高さが異なる文字が混在している場合があ
る。このような場合の処理を容易にするために、
従来のフアクシミリ応答変換装置では、行メモリ
の内容を、文字コードから文字パタンへの変換を
開始するときに消去する。これにより行メモリの
内容は、空白が書き込まれたと同一の状態とな
る。
しかし、従来のフアクシミリ応答変換装置で
は、上述のように行メモリに予め空白が書き込ま
れているにもかかわらず、空白コードに対しても
他の文字コードと同様の処理を行つていた。すな
わち、空白コードに対して、他の文字コードと同
様に、文字パタンメモリから文字パタンを読み出
して行メモリに書き込んでいる。このため、無駄
な処理時間が必要となる欠点があつた。
は、上述のように行メモリに予め空白が書き込ま
れているにもかかわらず、空白コードに対しても
他の文字コードと同様の処理を行つていた。すな
わち、空白コードに対して、他の文字コードと同
様に、文字パタンメモリから文字パタンを読み出
して行メモリに書き込んでいる。このため、無駄
な処理時間が必要となる欠点があつた。
特に、水平タブ機能を備えていないフアクシミ
リ応答変換装置では、空白を文字位置合わせのた
めに多用しており、この空白のために処理速度が
著しく遅くなる欠点があつた。
リ応答変換装置では、空白を文字位置合わせのた
めに多用しており、この空白のために処理速度が
著しく遅くなる欠点があつた。
本発明は、以上の欠点を解決し、文字コードか
ら文字パタンへの変換を効率よく処理できるフア
クシミリ応答変換装置を提供することを目的とす
る。
ら文字パタンへの変換を効率よく処理できるフア
クシミリ応答変換装置を提供することを目的とす
る。
本発明フアクシミリ応答変換装置は、外部から
文字コードを入力する手段と、この手段により入
力された文字コードがアドレス入力に与えられ、
そのアドレスは文字コードに対応する白黒二値の
パタン画信号があらかじめ記録された文字パタン
メモリと、この文字パタンメモリが出力したパタ
ン画信号を文字コードの行単位で記憶する行メモ
リと、上記文字パタンメモリの入出力の制御およ
び上記行メモリのアドレス指定を行う制御回路と
を備えたフアクシミリ応答変換装置において、行
メモリは文字パタンメモリによる文字コードから
パタン画信号への変換時に記憶内容が消去される
構成であり、上記制御回路は、上記入力する手段
により入力された文字コードが空白コードである
ことを検出する手段と、この検出する手段が空白
コードを検出したときには、上記文字パタンメモ
リの動作を停止させ、上記行メモリにパタン画信
号を記憶させることなしにそのアドレスポインタ
を更新する手段とを含むことを特徴とする。
文字コードを入力する手段と、この手段により入
力された文字コードがアドレス入力に与えられ、
そのアドレスは文字コードに対応する白黒二値の
パタン画信号があらかじめ記録された文字パタン
メモリと、この文字パタンメモリが出力したパタ
ン画信号を文字コードの行単位で記憶する行メモ
リと、上記文字パタンメモリの入出力の制御およ
び上記行メモリのアドレス指定を行う制御回路と
を備えたフアクシミリ応答変換装置において、行
メモリは文字パタンメモリによる文字コードから
パタン画信号への変換時に記憶内容が消去される
構成であり、上記制御回路は、上記入力する手段
により入力された文字コードが空白コードである
ことを検出する手段と、この検出する手段が空白
コードを検出したときには、上記文字パタンメモ
リの動作を停止させ、上記行メモリにパタン画信
号を記憶させることなしにそのアドレスポインタ
を更新する手段とを含むことを特徴とする。
本発明フアクシミリ応答変換装置は、制御回路
が空白コードの検出を行い、空白コードに対して
は文字パタンメモリからの文字パタンの読み出し
を実行せず、行メモリのアドレスポインタのみを
更新する。
が空白コードの検出を行い、空白コードに対して
は文字パタンメモリからの文字パタンの読み出し
を実行せず、行メモリのアドレスポインタのみを
更新する。
次に、実施例を参照して本発明を詳細に説明す
る。
る。
第１図は、本発明実施例フアクシミリ応答変換
装置の要部ブロツク構成図である。
装置の要部ブロツク構成図である。
入出力端子１は入出力インタフエース２に接続
される。入出力インタフエース２、文字パタンメ
モリ３、行メモリ４および制御回路５は、バス６
に接続される。
される。入出力インタフエース２、文字パタンメ
モリ３、行メモリ４および制御回路５は、バス６
に接続される。
入出力端子１には、文字コードを含むコード化
画信号が入力される。入出力インタフエース２
は、このコード化画信号をバス６に送出する。文
字パタンメモリ３は、あらかじめ文字コードに対
応する白黒二値のドツトマトリクスで表されたパ
タン画信号を記憶しており、アドレス入力に与え
られた文字コードに対応するパタン画信号をバス
６に出力する。行メモリ４は、文字パタンメモリ
３が出力したパタン画信号を、行単位で記憶す
る。制御回路５は、入出力インタフエース２、文
字パタンメモリ３および行メモリ４を制御する。
バス６は、各部への制御信号の伝達やデータ転送
を行う。
画信号が入力される。入出力インタフエース２
は、このコード化画信号をバス６に送出する。文
字パタンメモリ３は、あらかじめ文字コードに対
応する白黒二値のドツトマトリクスで表されたパ
タン画信号を記憶しており、アドレス入力に与え
られた文字コードに対応するパタン画信号をバス
６に出力する。行メモリ４は、文字パタンメモリ
３が出力したパタン画信号を、行単位で記憶す
る。制御回路５は、入出力インタフエース２、文
字パタンメモリ３および行メモリ４を制御する。
バス６は、各部への制御信号の伝達やデータ転送
を行う。
第２図は、制御回路５による動作を示す流れ図
である。この図は、一行分のコード化画信号をパ
タン画信号に変換する動作を示す。
である。この図は、一行分のコード化画信号をパ
タン画信号に変換する動作を示す。
制御回路５は、一行分のコード化画信号のパタ
ン画信号への変換を開始するときに、行メモリ４
をクリアする。
ン画信号への変換を開始するときに、行メモリ４
をクリアする。
この後に制御回路５は、入出力インタフエース
２を介してコード化画信号を入力する。コード化
画信号の文字コードが空白コードでない場合に
は、この文字コードを文字パタンメモリ３に送出
してパタン画信号を読み出し、このパタン画信号
を行メモリ４に書き込む。この書き込みのアドレ
ス指定は、フアクシミリの走査方向の順に行われ
る。文字コードが空白コードの場合には、制御回
路５は、このコード化画信号を文字パタンメモリ
３に送出せず、行メモリ４に対するアドレスポイ
ンタを一つ分だけ進める。
２を介してコード化画信号を入力する。コード化
画信号の文字コードが空白コードでない場合に
は、この文字コードを文字パタンメモリ３に送出
してパタン画信号を読み出し、このパタン画信号
を行メモリ４に書き込む。この書き込みのアドレ
ス指定は、フアクシミリの走査方向の順に行われ
る。文字コードが空白コードの場合には、制御回
路５は、このコード化画信号を文字パタンメモリ
３に送出せず、行メモリ４に対するアドレスポイ
ンタを一つ分だけ進める。
バス６上のデータが８ビツトとすると、24×24
ドツトの文字フオントを扱う場合には、72バイト
の文字パタンデータを文字パタンメモリ３から読
み出し、行メモリ４に対するアドレスを更新しな
がら書き込む必要があるが、文字コードが空白コ
ードの場合には、行メモリ４に対するアドレスポ
インタを更新するだけでよい。
ドツトの文字フオントを扱う場合には、72バイト
の文字パタンデータを文字パタンメモリ３から読
み出し、行メモリ４に対するアドレスを更新しな
がら書き込む必要があるが、文字コードが空白コ
ードの場合には、行メモリ４に対するアドレスポ
インタを更新するだけでよい。
文字コードを二値のパタン画信号に変換するた
めには、１文字につき数百以上のドツトを処理す
る必要があり、そのそれぞれに対応して文字パタ
ンメモリのアドレスを順次設定する必要があり、
メモリアクセスが非常に多くなる。本発明のフア
クシミリ応答変換装置では、文字コードが空白コ
ードであるときに、文字コードからフアクシミリ
のパタン画信号への変換を行つていない。このた
め、その分の処理およびメモリアクセスが省略さ
れ、処理時間が短縮される。したがつて、文書に
よる情報を高速でフアクシミリ端末に出力するこ
とが可能となり、フアクシミリのデータ通信への
応用に大きな効果がある。
めには、１文字につき数百以上のドツトを処理す
る必要があり、そのそれぞれに対応して文字パタ
ンメモリのアドレスを順次設定する必要があり、
メモリアクセスが非常に多くなる。本発明のフア
クシミリ応答変換装置では、文字コードが空白コ
ードであるときに、文字コードからフアクシミリ
のパタン画信号への変換を行つていない。このた
め、その分の処理およびメモリアクセスが省略さ
れ、処理時間が短縮される。したがつて、文書に
よる情報を高速でフアクシミリ端末に出力するこ
とが可能となり、フアクシミリのデータ通信への
応用に大きな効果がある。
第１図は本発明実施例フアクシミリ応答変換装
置の要部ブロツク構成図。第２図は制御回路によ
る一行分のコード化画信号をパタン画信号に変換
する動作の流れ図。第３図は文字コードの一例を
示す図。 １……入出力端子、２……入出力インタフエー
ス、３……文字パタンメモリ、４……行メモリ、
５……制御回路、６……バス。
置の要部ブロツク構成図。第２図は制御回路によ
る一行分のコード化画信号をパタン画信号に変換
する動作の流れ図。第３図は文字コードの一例を
示す図。 １……入出力端子、２……入出力インタフエー
ス、３……文字パタンメモリ、４……行メモリ、
５……制御回路、６……バス。
Claims (1)
- 【特許請求の範囲】 １ 外部から文字コードを入力する手段と、 この手段により入力された文字コードがアドレ
ス入力に与えられ、そのアドレスには文字コード
に対応する白黒二値のパタン画信号があらかじめ
記録された文字パタンメモリと、 この文字パタンメモリが出力したパタン画信号
を文字コードの行単位で記憶する行メモリと、 上記文字パタンメモリの入出力の制御および上
記行メモリのアドレス指定を行う制御回路と を備えたフアクシミリ応答変換装置において、 上記行メモリは上記文字パタンメモリによる文
字コードからパタン画信号への変換時に記憶内容
が消去される構成であり、 上記制御回路は、 上記入力する手段により入力された文字コード
が空白コードであることを検出する手段と、 この検出する手段が空白コードを検出したとき
には、上記文字パタンメモリの動作を停止させる
と共に、上記行メモリにパタン画信号を記憶させ
ることなしにそのアドレスポインタを更新する手
段と を含む ことを特徴とするフアクシミリ応答変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185116A JPS6163148A (ja) | 1984-09-04 | 1984-09-04 | フアクシミリ応答変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185116A JPS6163148A (ja) | 1984-09-04 | 1984-09-04 | フアクシミリ応答変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6163148A JPS6163148A (ja) | 1986-04-01 |
| JPH0435100B2 true JPH0435100B2 (ja) | 1992-06-10 |
Family
ID=16165140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185116A Granted JPS6163148A (ja) | 1984-09-04 | 1984-09-04 | フアクシミリ応答変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6163148A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668054A (en) * | 1979-11-08 | 1981-06-08 | Toshiba Corp | Facsimile input confirmation system |
| JPS58205365A (ja) * | 1982-05-25 | 1983-11-30 | Fujitsu Ltd | フアイル転送方式 |
-
1984
- 1984-09-04 JP JP59185116A patent/JPS6163148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6163148A (ja) | 1986-04-01 |
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