JPH0152906B2 - - Google Patents

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JPH0152906B2
JPH0152906B2 JP54103994A JP10399479A JPH0152906B2 JP H0152906 B2 JPH0152906 B2 JP H0152906B2 JP 54103994 A JP54103994 A JP 54103994A JP 10399479 A JP10399479 A JP 10399479A JP H0152906 B2 JPH0152906 B2 JP H0152906B2
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Japan
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circuit
generation circuit
bias voltage
power supply
connection point
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Noburo Tanimura
Kotaro Nishimura
Norimasa Yasui
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Hitachi Ltd
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Publication date
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Description

【発明の詳細な説明】 この発明は、基板バイアス電圧発生回路に関す
る。
ｎチヤンネル絶縁ゲート電界効果トランジスタ
（以下MISFETと称する）で構成されたようなモ
ノリシツク半導体集積回路装置（以下ICと称す
る）においては、上記のMISFETのソース領域、
ドレイン領域と半導体基板との間に形成される
pn接合における容量を減少させて回路としての
動作速度を大きくさせるため及び上記MISFET
のしきい値電圧を所望の値に制御するために、上
記MISFETを形成した半導体基板に上記pn接合
を逆バイアスさせるような極性の基板バイアス電
圧、例えば負の極性の基板バイアス電圧を加える
ことが行なわれる。このような基板バイアス電圧
は、ICに供給する電源電圧の極性に対して逆極
性とされる。
上記の基板バイアス電圧は、ICを動作させる
ための電源とは独立に設けられた電源から発生さ
せることも、また上記ICを動作させる電源によ
つて動作させられる発振回路のような信号発生回
路とこの信号発生回路の出力を受ける整流回路と
から構成された基板バイアス電圧発生回路から発
生させることもできる。
上記のように基板バイアス電圧発生回路を使用
する場合、ICのための電源が１つで良いという
効果が得られる。
しかしながら、検討の結果、上記のように基板
バイアス電圧発生回路を使用する場合、電源配線
と半導体基板との間の不所望な容量結合により、
電源電圧の変動に応じて半導体基板におけるバイ
アス電圧が変動し、その結果回路の動作速度の低
下や誤動作が起ることが明らかになつた。
従つて、この発明の１つの目的は、IC回路の
動作速度の低下や誤動作を防止できる基板バイア
ス電圧発生回路を提供することにある。
この発明の他の目的は、電源電圧が変動しても
適切なバイアス電圧を出力する基板バイアス電圧
発生回路を提供することにある。
この発明の他の目的は、IC化に適する基板バ
イアス発生回路を提供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかになるであろう。
以下においては、本発明の理解を容易にするた
めに、先ず第１図ないし第８図の参考例について
説明する。
第１図において、１は発振回路である。この発
振回路１は、特に制限されないが、奇数個のイン
バータ回路IV1ないしIV5が縦続接続され、かつ
終段のインバータ回路IV5の出力が初段のインバ
ータ回路IV1の入力に帰還されたリング発振回路
によつて構成されている。上記終段のインバータ
回路IV5の出力端子が発振回路１の出力線L1に接
続されている。各インバータ回路は、例えば第３
図のように、出力端子OUTと回路の接地点GND
との間に接続されたエンハンスメントモードの駆
動用MISFETQ9と、ゲートソース間が接続され
た状態で電源端子VDDと上記出力端子OUTとの間
に接続されたデイプレツシヨンモードの負荷用
MISFETQ8とから構成されている。
２は整流回路である。この整流回路２は、図示
のように、上記出力線L1と線L2との間に接続さ
れたコンデンサC1と、上記線L2にゲート及びド
レインが接続され、回路の接地点GNDにソース
が接続されたエンハンスメントモードの
MISFETQ1と、上記線L2にソースが接続され、
線VBBにゲート及びドレインが接続されたエンハ
ンスメントモードのMISFETQ2と、上記線VBBと
接地点GNDとの間に接続された比較的高抵抗値
の抵抗R1とによつて構成されている。
上記発振回路１及び整流回路２を構成する各
MISFET、コンデンサ及び抵抗は後述する他の
回路を構成する素子とともに半導体集積回路技術
によつて１つの半導体基板に形成される。
上記整流回路２の出力線VBBは上記各MISFET
の共通の基体ゲートとしての半導体基板SUBに
接続されている。
第１図において、C2は、半導体集積回路の接
地配線と半導体基板との間の配線容量、第３図の
MISFETQ9のようにソースが接地された
MISFETの上記ソースと半導体基板との間のpn
接合容量C6などによつて構成される半導体基板
SUBと接地点GNDとの間の容量であり、C3は、
半導体集積回路の電源配線と半導体基板との間の
配線容量、第３図のMISFETQ8のようにドレイ
ンが電源端子に接続される上記ドレインと半導体
基板との間のpn接合容量C5などによつて構成さ
れる電源端子VDDと半導体基板SUBとの間の容量
である。
特に制限されないが、第１図の各回路を構成す
る各MISFETはｎチヤンネル型とされる。
電源端子VDDに供給される正の電源電圧によつ
て、発振回路１は発振動作をする。出力線L1に
出力される発振信号は、各インバータ回路IV1な
いしIV5の遅延特性によつて決まつた周波数とな
り、ほぼ接地電位の０ボルトとほぼ電源端子VDD
の電源電圧に達するレベル振幅を持つ。
整流回路２において、MISFETQ1，Q2は、一
方向性素子としてスイツチ動作をする。すなわ
ち、そのドレイン電位がそのソース電位に対しそ
のしきい値電圧以上の正の値になるとオン状態と
なり、これに対し、そのドレイン電位がそのソー
ス電位に対しそのしきい値電圧以下の正のとき及
びドレイン電位がソース電位に対し負であること
によつてそのドレインが実質的にソースとして作
用しまたそのソースが実質的にドレインとして作
用しているときオフ状態となる。
発振回路１の出力線L1がほぼ電源電圧の正電
位であるとき、MISFETQ1は、コンデンサC1を
介してそのドレインＤに正の電圧を受けオン状態
となる。上記コンデンサC1は、ほぼ上記出力線
L1の正電位からMISFETQ1のしきい値電圧を引
い値にまで充電される。
出力線L1の電位がほぼ０ボルトになると、線
L2の電位は上記のコンデンサC1の充電電圧によ
つて負電位とされる。線L2の負電位によつて
MISFETQ2がオン状態となる。その結果、線VDD
に結合しているコンデンサC2は上記線L2の負電
位によつて充電されるようになる。
発振回路１の発振信号の１周期に一回ずつ上記
のような充電が行なわれることにより、コンデン
サC2には正の電源電圧に対応した負の基板バイ
アス電圧が現われることになる。
前記のように、IC内の電源配線と半導体基板
との間に容量C3が存在するので、上記のような
基板バイアス電圧発生回路を内部に備えるICの
電源端子VDDに供給される電源電圧が雑音等によ
り第２図の曲線VDDのように急激に降下するとこ
れに応じて半導体基板SUBにおける負のバイア
ス電圧が更に負方向に大きくなる。
基板バイアス電圧は、前記のようにpn接合容
量を減小させることによつて回路を高速化させる
ため、及びMISFETのしきい値電圧を適切な値
にさせるために供給される。しかしながら、上記
のように基板バイアス電圧が大きくなりすぎる
と、これに応じる基板バイアス効果によつて
MISFETのしきい値電圧が大きくなりすぎるこ
とになる。この場合、後述する第３図、第６図な
いし第８図のように同一半導体基板に形成される
MISFETのpn接合容量が減少するにもかかわら
ず、そのしきい値電圧が増加することにより、む
しろ回路の動作速度が低下させられてしまうとい
う不利益が生ずることになる。また上記のしきい
値電圧の異常な増加によつて回路が誤動作をして
しまうことにもなる。
第１図のような抵抗R1を使用しない場合、容
量C2に対し、MISFETのソースと半導体基板
SUBとの間のpn接合のような極めて小さい洩漏
電流を生ずる電流経路が構成されているにすぎな
い。そのため、電源電圧が降下したままである
と、上記の異常に増加させられた基板バイアス電
圧は、第２図の破線曲線のように、例えば数秒な
いし10数秒もの長時間かかつて望ましい範囲のバ
イアス電圧にもどされることになる。
第１図においては、線VBBと接地点GNDとの
間、すなわち半導体基板SUBと接地点GNDとの
間に、上記洩漏電流よりも充分に大きい電流を流
すための抵抗R1が設けられる。
従つて、電源電圧が前記のように急激に降下し
たことによつて増加した基板バイアス電圧は、第
２図の実線曲線VBBのように、比較的短時間にお
いて整流回路２の出力によつて決められる望まし
い範囲に回復させられることになる。
特に制限されないが、上記の抵抗R1の抵抗値
は、例えば半導体基板SUBと接地点GNDとの間
の容量C2が100pF程度のICにおいて回復時間を
1ms程度にするために1MΩ程度の高抵抗値とさ
れる。
上記の抵抗R1の抵抗値は、整流回路２から比
較的高周波数で充電されるコンデンサC2のリツ
プル成分及び直流レベルが許される範囲で小さく
することができる。
第４図は、第１図のコンデンサC1、
MISFETQ2及び抵抗R1を形成した部分のICの断
面図を示している。
第４図において、５はＰ型単結晶シリコン基板
であり、６はMISFET及びコンデンサを形成す
る表面部分以外の上記シリコン基板５の表面に形
成された厚いシリコン酸化膜である。６１，６２
は上記シリコン基板５の表面に形成された薄いシ
リコン酸化膜であり、７１，７２，７３は、ｎ型
多結晶シリコン層である。９１，９２及び９３
は、上記シリコン基板５の表面に形成されたｎ型
シリコン領域である。１０は上記厚い酸化膜６、
シリコン基板５及び多結晶シリコン層７１ないし
７３上に形成されたシリコン酸化膜であり、１１
ないし１３は蒸着アルミニウムからなる配線層で
ある。
上記ｎ型多結晶シリコン層７１と薄い酸化膜６
１と上記多結晶シリコン層７１から加えられる電
界によつてシリコン基板５の表面に誘起されかつ
ｎ型シリコン層９１，９２に連なる反転層１５と
によつてコンデンサC1が構成されている。ｎ型
シリコン領域９２，９３と上記ｎ型シリコン領域
９２，９３間のシリコン基板５の表面に薄い酸化
膜６２を介して形成されたｎ型多結晶シリコン層
７２とによつてMISFETQ2が構成されている。
厚い酸化膜６上に形成された多結晶シリコン層７
４は、上記多結晶シリコン層７１，７２と同程度
に高不純物濃度とされた端部領域７５，７６と、
上記端部領域７５，７６によつてはさまれた低不
純物濃度の領域７４とから構成されており、抵抗
R1を構成している。
上記多結晶シリコン層７１には発振回路１の出
力線L1としてのアルミニウム配線層１０が接触
させられている。MISFETQ2のゲートとしての
多結晶シリコン層７２、ドレインとしてのｎ型シ
リコン領域９３、シリコン基板５の表面部分及び
多結晶シリコン層７３の端部領域７５には線VBB
としてのアルミニウム配線層１２が接触させられ
ている。多結晶シリコン層７３の他方の端部領域
７６には、接地線GNDとしてのアルミニウム配
線層１３が接触させられている。特に制限されな
いが、第４図のICは次のようにして製造される。
先ず、周知の選択酸化技術によつて、シリコン
基板５の表面に厚いシリコン酸化膜６を形成す
る。
次に露出したシリコン基板５の表面に熱酸化法
によつて薄いシリコン酸化膜６１，６２を形成す
る。
次に必要に応じて、選択露光、現像をしたホト
レジスト膜等をマスクとして、上記薄いシリコン
酸化膜を介してデイプレツシヨンモード
MISFETのチヤンネル領域とするシリコン基板
５の表面にｎ型不純物をイオン打込みする。
上記イオン打込み用マスク除去後、化学蒸着法
により多結晶シリコン層を形成する。
イオン打込み法により、上記多結晶シリコン層
にｎ型不純物を比較的低濃度で導入する。
上記多結晶シリコン層を選択エツチングし、層
７１，７２，７３とする。
化学蒸着法によりシリコン酸化膜８を形成し、
次いで抵抗とすべき多結晶シリコン層７４上に残
るようにこのシリコン酸化膜８を選択エツチング
する。
残つている多結晶シリコン層７１，７２をマス
クとしてシリコン基板５の表面の薄いシリコン酸
化膜をエツチング除去する。
露出したシリコン基板表面及び多結晶シリコン
層にｎ型不純物を拡散し、ｎ型シリコン領域９１
ないし９３を形成するとともに、多結晶シリコン
層を低比抵抗のｎ型とする。
化学蒸着法によりシリコン酸化膜１０を形成
し、次いでこのシリコン酸化膜１０を選択エツチ
ングする。
アルミニウム層を蒸着し、次いでこれを選択エ
ツチングする。
上記のように、抵抗R1を多結晶シリコン層に
よつて構成する場合、多結晶シリコン層を比較的
高抵抗とすることができるので、その占有面積を
小さくすることができる。
第５図は、基板バイアス電圧発生回路BBが形
成使用される半導体記憶回路のブロツク図を示し
ている。図において２点鎖線１００で囲まれた部
分が１つの半導体基板に形成される。
MAはメモリアレイであり、複数のメモリセル
回路とこのメモリセル回路に結合する複数のワー
ド線W1ないしW2とデイジツト線Ｄ１1ないしＤ
０1を持つている。メモリセル回路は例えば第８
図のMSのように、フリツプフロツプ回路を構成
するMISFETQ18，Q19と多結晶シリコン層から
なる抵抗R3，R4と、伝送ゲートとしての
MISFETQ20，Q21とから構成されている。
XDはＸデコーダ回路であり、アドレスバツフ
ア回路BX1ないしBX2からアドレス信号を受ける
ことにより上記ワード線W1ないしW2を選択す
る。アドレスバツフア回路BX1の詳細な回路が第
６図に示されており、またワード線W1を選択す
るＸデコーダ回路XDの一部が第７図に示されて
いる。なお、第６図、第７図の回路は特に制限さ
れないがエンハンスメントモードのMISFETと
デイプレツシヨンモードのMISFETとによつて
構成されている。デイプレツシヨンモードの
MISFETは記号Ｄが付されていることによつて
エンハンスメントモードのMISFETと区別され
る。
第６図のアドレスバツフア回路は、
MISFETQ10とQ11とからなる第１のインバータ
回路とQ12とQ13とからなる第２のインバータ回
路から構成されている。
第７図のデコーダ回路は、アドレスバツフア回
路からの出力を受けるMISFETQ14ないしQ16と
負荷MISFETQ17とからなるノア回路から構成さ
れている。
YDはＹデコーダ回路であり、アドレスバツフ
ア回路BY1ないしBY2の出力を受けることにより
デイジツト選択線Y1ないしY2を選択する。
YGはＹゲート回路であり、第８図のようにデ
イジツト選択線Y1の信号によつて一対のデイジ
ツト線Ｄ１1，Ｄ０1をコモンデータ線CD1，CD
０に結合する伝送ゲートMISFETQ22，Q23を含
んでいる。
WAは書き込み回路であり、RAは読み出し回
路である。これらの書き込み回路WAと読み出し
回路RAは、チツプ選択信号CSと書き込み制御信
号WEとを受ける制御回路CRLの出力制御信号φ1
とφ2によつてそれぞれの動作が制御される。
第５図のように、基板バイアス電圧発生回路
BBがIC１００に内蔵されているので、上記の各
回路を構成するMISFETは、この基板バイアス
電圧発生回路から基板バイアス電圧を受けること
になる。
第９図は、この発明の実施例の回路の回路図で
ある。この実施例では、第１図の抵抗R1の代り
にエンハンスメントモードのMISFETQ3を使用
している。同図において、線VBBは、接地点GND
に対し負電位である。従つて、上記MISFETQ3
は、その各電極Ｄ，Ｇ，Ｓがそれぞれドレイン、
ゲート、ソースとして作用することになり、ゲー
トとドレイン間が接続されたダイオード接続によ
り、そのしきい値電圧以下の基板バイアス電圧に
よつて導通状態となる。規定の基板バイアス電圧
において流される電流は、チヤンネル幅とチヤン
ネル長とに応じて決められる上記MISFETQ3の
コンダクタンスを適当に小さくすることにより設
定される。
この実施例においては、電源電圧の急激な下降
に応じて増加した基板バイアス電圧は、ダイオー
ド接続のMISFETQ3によつて、より短時間にお
いて整流回路２の出力によつて決められる望まし
い範囲に回復される。
すなわち、ダイオード接続のMISFETQ3にお
いて、そのオン抵抗は、一定値でなく、ドレイ
ン・ソース間電圧に応じて変化するものであり、
ドレイン・ソース間電圧が増大すれば、その値が
減少する。
第９図の構成の場合、ダイオード接続の
MISFETのドレイン・ソース間電圧は、基板バ
イアス電圧VBBに等しい。
そこで今、電源電圧が前記第２図の実線曲線
VDDのように急激に下降し、電源端子と半導体基
板との間の容量（第１図の容量C3と同じである
が第９図では図示を省略している）を介する結合
によつて基板バイアス電圧VBBが大きくなると、
これに応じて上記MISFETQ3は、そのドレイ
ン・ソース間電圧が大きくされるので、そのオン
抵抗が小さくなる。上記MISFETQ3のオン抵抗
の減少により半導体基板と接地点GNDとの間の
電流がより大きく増大され、その結果、基板バイ
アス電圧VBBの回復が高速化される。
基板バイアス電圧VBBが小さい値にもどされる
と、上記MISFETQ3は、このVBBに応じてそのド
レイン・ソース電圧が小さくされるので、そのオ
ン抵抗が大きくなる。
第１０図は他の実施例の回路図である。この実
施例では、整流回路の出力線VBBと接地点GNDと
の間にダイオード接続のMISFETQ31ないしQ32
が直列接続される。ダイオード接続のｎ個の
MISFETの直列接続回路におけるしきい値電圧
は、実質的に１個のｎ倍になり、その電圧電流特
性は第１１図の曲線Ａのように非直線性を示す。
そのため、例えば、ｎ倍のしきい値電圧を、正常
な電源電圧範囲において生ずる基板バイアス電圧
よりも絶対値において若干小さくしておくことに
よつて、上記直列接続のMISFETQ31ないしQ32
に流れる電流を、電源電圧の急激な降下がないと
き小さくさせておき、電源電圧の急激な降下があ
つたとき大きくさせることができる。
また、第１１図の曲線Ｂのように正常な基板バ
イアス電圧範囲において実質的に電流が流れない
ようにし、電源電圧の急激な降下によつて基板バ
イアス電圧が異常に増加したときのみ電流が流れ
るようにすることもできる。
この発明は、実施例に限定されない。例えば、
MISFETの導電型をすべて逆にすることができ
る。
また、IC内にクロツク信号源を形成する場合
やICに外部からクロツク信号等の周期的信号を
供給する場合、この周期的信号を整流回路に供給
するようにすることによつて発振回路を省略する
ことができる。
さらに半導体記憶回路以外の他のICにも適用
することができる。
【図面の簡単な説明】
第１図は参考例の基板バイアス電圧発生回路の
回路図、第２図は第１図の回路の動作波形図、第
３図はインバータ回路の回路図、第４図は半導体
集積回路装置の断面図、第５図は半導体記憶回路
のブロツク図、第６図はアドレスバツフア回路の
回路図、第７図はアドレスデコーダ回路の回路
図、第８図はメモリセル回路及びゲート回路の回
路図、第９図は本発明の実施例の回路図、第１０
図は他の実施例の回路図、第１１図は第１０図の
回路の特性曲線図である。 １……発振回路、２……整流回路。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の絶縁ゲート電界効果トランジスタを備
    えかつ正極性の電源電圧で動作される回路ととも
    にモノリシツク半導体集積回路装置として構成さ
    れ上記複数の絶縁ゲート電界効果トランジスタが
    形成された半導体基板に供給すべき負極性のバイ
    アス電圧を発生する基板バイアス電圧発生回路で
    あつて、 上記電源電圧によつて動作される信号発生回路
    の出力に結合され上記信号発生回路から周期的な
    信号が供給される第１接続点と、 第２接続点と、 上記第１接続点と第２接続点との間に設けられ
    たレベル変換用のコンデンサと、 上記第２接続点に結合され上記信号発生回路の
    出力がほぼ上記電源電圧の正電位にされたときオ
    ン状態とされて上記コンデンサを上記信号発生回
    路の出力によつて充電せしめる第１スイツチ素子
    と、 上記第２接続点と上記半導体基板との間に設け
    られ、上記信号発生回路の出力が下降されたとき
    のかかる出力と上記コンデンサの充電電圧とによ
    つて上記第２接続点に負電位が与えられたときか
    かる負電位を上記半導体基板に与えるようにオン
    状態とされる第２スイツチ素子と、 上記半導体基板に対し正電位に維持される電位
    点と上記半導体基板との間に設けられた抵抗手段
    と、 を少なくとも備えてなり、 上記抵抗手段は、ゲートとドレインに接続され
    たダイオード接続の絶縁ゲート電界効果トランジ
    スタの少なくとも１つから構成されてなることを
    特徴とする基板バイアス電圧発生回路。 ２ 上記第１、第２スイツチ素子は、ダイオード
    接続の絶縁ゲート電界効果トランジスタからなる
    ことを特徴とする特許請求の範囲第１項記載の基
    板バイアス発生回路。 ３ 上記信号発生回路は、上記半導体基板に形成
    された複数のインバータ回路からなる発振回路か
    らなることを特徴とする特許請求の範囲第１項又
    は第２項記載の基板バイアス電圧発生回路。
JP10399479A 1979-08-17 1979-08-17 Circuit for generating substrate bias voltage Granted JPS5627952A (en)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56129358A (en) * 1980-03-12 1981-10-09 Mitsubishi Electric Corp Semiconductor integrated circuit
US4460835A (en) * 1980-05-13 1984-07-17 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor integrated circuit device with low power consumption in a standby mode using an on-chip substrate bias generator
JPS58105563A (ja) * 1981-12-17 1983-06-23 Mitsubishi Electric Corp 基板バイアス発生回路
JPS58153294A (ja) * 1982-03-04 1983-09-12 Mitsubishi Electric Corp 半導体記憶装置
JPS61164249A (ja) * 1985-01-16 1986-07-24 Fujitsu Ltd 半導体装置
JPS6216556A (ja) * 1985-07-15 1987-01-24 Toshiba Corp 基板バイアス発生回路
JPS6216557A (ja) * 1985-07-15 1987-01-24 Toshiba Corp 基板バイアス発生回路
JPS6441519A (en) * 1987-08-07 1989-02-13 Mitsubishi Electric Corp Semiconductor integrated circuit
FR2629639A1 (en) * 1988-04-01 1989-10-06 Balkanski Minko Self-powered integrated component of the junction type and method for its manufacture
KR910007740B1 (ko) * 1989-05-02 1991-09-30 삼성전자 주식회사 비트라인 안정화를 위한 전원전압 추적회로
US5272676A (en) * 1990-11-20 1993-12-21 Hitachi, Ltd. Semiconductor integrated circuit device
JP2736483B2 (ja) * 1992-03-03 1998-04-02 三菱電機株式会社 電圧発生装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142114A (en) * 1977-07-18 1979-02-27 Mostek Corporation Integrated circuit with threshold regulation
JPS54148492A (en) * 1978-05-15 1979-11-20 Nec Corp Integrated circuit

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