JPH0153509B2 - - Google Patents
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- Publication number
- JPH0153509B2 JPH0153509B2 JP56209760A JP20976081A JPH0153509B2 JP H0153509 B2 JPH0153509 B2 JP H0153509B2 JP 56209760 A JP56209760 A JP 56209760A JP 20976081 A JP20976081 A JP 20976081A JP H0153509 B2 JPH0153509 B2 JP H0153509B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- recess
- forming
- film
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法に関するもので
あり、特に単結晶半導体基板表面に絶縁層を介し
て大面積の良質な単結晶半導体層を形成する半導
体装置の製造方法に関するものである。
あり、特に単結晶半導体基板表面に絶縁層を介し
て大面積の良質な単結晶半導体層を形成する半導
体装置の製造方法に関するものである。
(2) 技術の背景
半導体装置、特に半導体集積回路装置を形成す
るには複数の半導体素子を共通の基板上に比較的
広い面積の単結晶半導体層を必要とし、また構成
する半導体素子間を電気的に確実に分離する必要
から、相互に確実な電気的分離のされた複数の単
結晶半導体層領域を容易に得ることが出来る構造
を必要とする。
るには複数の半導体素子を共通の基板上に比較的
広い面積の単結晶半導体層を必要とし、また構成
する半導体素子間を電気的に確実に分離する必要
から、相互に確実な電気的分離のされた複数の単
結晶半導体層領域を容易に得ることが出来る構造
を必要とする。
(3) 従来技術と問題点
第１図及び第２図は従来技術を説明するための
斜視図を含む部分概略断面図であり、特に第１図
はレーザビーム照射前の図であり第２図はレーザ
ビーム照射後の図である。
斜視図を含む部分概略断面図であり、特に第１図
はレーザビーム照射前の図であり第２図はレーザ
ビーム照射後の図である。
第１図に見られるように、例えばシリコン基板
１上に厚さl1例えば１〔μｍ〕の二酸化シリコン
膜２をCVD（化学気相成長）法により形成して次
にフオトリソグラフイ技術によつて該二酸化シリ
コン膜２のエツチングを行ない凹部３を形成し、
次に該二酸化シリコン膜２上の全表面に厚さが例
えば１〔μｍ〕である多結晶シリコン（非晶質で
も可）膜４をCVD法により成長させ、更に該多
結晶シリコン膜４上にCVD法により厚さ例えば
１〔μｍ〕の燐珪酸ガラスからなるキヤツプ層５
を形成する。次に例えばCWアルゴンレーザ光を
照射し、アニールし該シリコン膜４を溶融せし
め、第２図に示されるように溶融された多結晶シ
リコン膜は全て凹部に流れ込み、凝結する際に単
結晶になるので凹部３内にのみ単結晶半導体領域
７が形成される。単結晶半導体領域７を形成した
後キヤツプ層５を除去せしめる。しかしながら前
記工程に於て凹部３内に溶融された多結晶シリコ
ンが流れ込み堆積して単結晶半導体領域７を形成
した際に溶融され形成された単結晶半導体（シリ
コン）が二酸化シリコン膜２の凹部を形成する突
出部７上にしばしば残存する欠点を生じた。
１上に厚さl1例えば１〔μｍ〕の二酸化シリコン
膜２をCVD（化学気相成長）法により形成して次
にフオトリソグラフイ技術によつて該二酸化シリ
コン膜２のエツチングを行ない凹部３を形成し、
次に該二酸化シリコン膜２上の全表面に厚さが例
えば１〔μｍ〕である多結晶シリコン（非晶質で
も可）膜４をCVD法により成長させ、更に該多
結晶シリコン膜４上にCVD法により厚さ例えば
１〔μｍ〕の燐珪酸ガラスからなるキヤツプ層５
を形成する。次に例えばCWアルゴンレーザ光を
照射し、アニールし該シリコン膜４を溶融せし
め、第２図に示されるように溶融された多結晶シ
リコン膜は全て凹部に流れ込み、凝結する際に単
結晶になるので凹部３内にのみ単結晶半導体領域
７が形成される。単結晶半導体領域７を形成した
後キヤツプ層５を除去せしめる。しかしながら前
記工程に於て凹部３内に溶融された多結晶シリコ
ンが流れ込み堆積して単結晶半導体領域７を形成
した際に溶融され形成された単結晶半導体（シリ
コン）が二酸化シリコン膜２の凹部を形成する突
出部７上にしばしば残存する欠点を生じた。
(4) 発明の目的
本発明は上記従来の欠点を鑑み、凹部が形成さ
れた絶縁膜上に単結晶半導体領域を形成する改良
された工程を含む半導体装置の製造方法を提供す
ることを目的とする。
れた絶縁膜上に単結晶半導体領域を形成する改良
された工程を含む半導体装置の製造方法を提供す
ることを目的とする。
(5) 発明の構成
そしてこの目的は本発明によれば絶縁膜に選択
的に複数の凹部を形成し、次に該絶縁膜全面に非
単結晶材料膜を前記複数の凹部を埋めるために必
要とされる量に見合う厚さに制御して形成し、次
に前記非単結晶材料膜を加熱エネルギ線照射によ
り単結晶化しつつ前記凹部内に堆積せしめること
によつて絶縁分離された複数の単結晶半導体領域
を形成する工程が含まれてなる半導体装置の製造
方法において前記複数の凹部を突出部上面の長さ
方向の中央線部分が他の上面部分より高くなるよ
うに形成することを特徴とする絶縁分離された複
数の単結晶半導体領域を形成する工程が含まれて
なる半導体装置の製造方法によつて達成される。
的に複数の凹部を形成し、次に該絶縁膜全面に非
単結晶材料膜を前記複数の凹部を埋めるために必
要とされる量に見合う厚さに制御して形成し、次
に前記非単結晶材料膜を加熱エネルギ線照射によ
り単結晶化しつつ前記凹部内に堆積せしめること
によつて絶縁分離された複数の単結晶半導体領域
を形成する工程が含まれてなる半導体装置の製造
方法において前記複数の凹部を突出部上面の長さ
方向の中央線部分が他の上面部分より高くなるよ
うに形成することを特徴とする絶縁分離された複
数の単結晶半導体領域を形成する工程が含まれて
なる半導体装置の製造方法によつて達成される。
(6) 発明の実施例
以下本発明実施例を図面に基づいて説明する。
第１図に示すように本発明の製造工程は例えばシ
リコン基板１０上に厚さl2が例えば１〔μｍ〕の
二酸化シリコン膜２０をCVD法により形成して、
次に凹部を形成する突出部が三角形になるように
該二酸化シリコン膜２０をエツチングし、凹部３
０を形成し、次に該二酸化シリコン膜２０上の全
表面に厚さが例えば0.4〜1.5〔μｍ〕である多結
晶シリコン膜４０をCVD法により成長せしめ、
更に該多結晶シリコン膜４０上にCVD法によつ
て厚さ例えば１〔μｍ〕の燐珪酸ガラスからなる
キヤツプ層５０を形成する。このキヤツプ層は保
温及びレーザの反射防止のためのもので必須のも
のではなく、二酸化シリコン、窒化シリコン等を
用いてもよく、又無くともよい。次に例えばCW
アルゴンレーザをエネルギ20〔Ｗ〕、走査速度10
〔cm／秒〕、スポツトサイズ50〔μｍ〕φの条件で
照射しアニールする。第２図に示されるように該
アニールによつて多結晶シリコンは溶融せしめら
れ、凹部を形成する突出部の三角形の頂点２０′
を中心として凹部３０へ流れ込み堆積して、該凹
部３０内に単結晶シリコン領域６０が形成され
る。該第２図は該単結晶シリコン領域６０上のキ
ヤツプ層を除去した後の図である。凹部を形成す
る突出部の上面が長さ方向に最も高い中央線部分
を含んでいることによつて、レーザ光によつて溶
融した多結晶シリコンが二酸化シリコン膜上に残
ることなく凹部を埋めるように流れ込むのであ
る。
第１図に示すように本発明の製造工程は例えばシ
リコン基板１０上に厚さl2が例えば１〔μｍ〕の
二酸化シリコン膜２０をCVD法により形成して、
次に凹部を形成する突出部が三角形になるように
該二酸化シリコン膜２０をエツチングし、凹部３
０を形成し、次に該二酸化シリコン膜２０上の全
表面に厚さが例えば0.4〜1.5〔μｍ〕である多結
晶シリコン膜４０をCVD法により成長せしめ、
更に該多結晶シリコン膜４０上にCVD法によつ
て厚さ例えば１〔μｍ〕の燐珪酸ガラスからなる
キヤツプ層５０を形成する。このキヤツプ層は保
温及びレーザの反射防止のためのもので必須のも
のではなく、二酸化シリコン、窒化シリコン等を
用いてもよく、又無くともよい。次に例えばCW
アルゴンレーザをエネルギ20〔Ｗ〕、走査速度10
〔cm／秒〕、スポツトサイズ50〔μｍ〕φの条件で
照射しアニールする。第２図に示されるように該
アニールによつて多結晶シリコンは溶融せしめら
れ、凹部を形成する突出部の三角形の頂点２０′
を中心として凹部３０へ流れ込み堆積して、該凹
部３０内に単結晶シリコン領域６０が形成され
る。該第２図は該単結晶シリコン領域６０上のキ
ヤツプ層を除去した後の図である。凹部を形成す
る突出部の上面が長さ方向に最も高い中央線部分
を含んでいることによつて、レーザ光によつて溶
融した多結晶シリコンが二酸化シリコン膜上に残
ることなく凹部を埋めるように流れ込むのであ
る。
本発明の実施例として凹部を形成する突出部の
形状は前述の説明のような三角形の他に第５図及
び第６図に示したような形状でもよい。第５図及
び第６図において１０ｂ，１０ｃ、はシリコン基
板、２０ｂ，２０ｃは二酸化シリコン膜、４０
ｂ，４０ｃは多結晶シリコン膜、５０ｂ，５０ｃ
はキヤツプ層である。第５図及び第６図に示した
ような形状でも例えばレーザ光によつて該表面を
アニール処理せしめると、凹部を形成する突出部
の上面中央線が高くなつているので溶融された多
結晶シリコンは、その高い部分から左右に分かれ
るように自然発生的に凹部に流れ込む。そして凝
固の際に単結晶を形成するのである。
形状は前述の説明のような三角形の他に第５図及
び第６図に示したような形状でもよい。第５図及
び第６図において１０ｂ，１０ｃ、はシリコン基
板、２０ｂ，２０ｃは二酸化シリコン膜、４０
ｂ，４０ｃは多結晶シリコン膜、５０ｂ，５０ｃ
はキヤツプ層である。第５図及び第６図に示した
ような形状でも例えばレーザ光によつて該表面を
アニール処理せしめると、凹部を形成する突出部
の上面中央線が高くなつているので溶融された多
結晶シリコンは、その高い部分から左右に分かれ
るように自然発生的に凹部に流れ込む。そして凝
固の際に単結晶を形成するのである。
尚前記実施例では加熱エネルギー線としてレー
ザ光を使用したがその他キセノン・ランプやハロ
ゲン・ランプの光を集光して使用することも可能
である。
ザ光を使用したがその他キセノン・ランプやハロ
ゲン・ランプの光を集光して使用することも可能
である。
又本発明に係るエネルギ線照射の際には被照射
体全体を約500℃に加熱するのが好ましい。
体全体を約500℃に加熱するのが好ましい。
(7) 発明の効果
以上説明した通り本発明によれば凹部を形成す
る突出部上面の中央線を高くすることによつて絶
縁分離層上に単結晶半導体を残存せしめることな
く凹部が形成された絶縁膜に単結晶半導体領域を
形成しうる効果がある。
る突出部上面の中央線を高くすることによつて絶
縁分離層上に単結晶半導体を残存せしめることな
く凹部が形成された絶縁膜に単結晶半導体領域を
形成しうる効果がある。
第１図及び第２図は従来技術を説明するための
斜視図を含む部分概略断面図であり、第３図から
第６図迄は本発明に係る実施例を説明するための
部分概略断面図である。 １，１０ａ，１０ｂ，１０ｃ……シリコン基
板、２，２０ａ，２０ｂ，２０ｃ……二酸化シリ
コン膜、３，３０ａ，３０ｂ，３０ｃ……凹部、
４，４０ａ，４０ｂ，４０ｃ……多結晶シリコン
膜、５，５０ａ，５０ｂ，５０ｃ……キヤツプ
層、６，６０ａ……単結晶シリコン領域、２０′
……凹部を形成する突出部上面の中央線。
斜視図を含む部分概略断面図であり、第３図から
第６図迄は本発明に係る実施例を説明するための
部分概略断面図である。 １，１０ａ，１０ｂ，１０ｃ……シリコン基
板、２，２０ａ，２０ｂ，２０ｃ……二酸化シリ
コン膜、３，３０ａ，３０ｂ，３０ｃ……凹部、
４，４０ａ，４０ｂ，４０ｃ……多結晶シリコン
膜、５，５０ａ，５０ｂ，５０ｃ……キヤツプ
層、６，６０ａ……単結晶シリコン領域、２０′
……凹部を形成する突出部上面の中央線。
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜に選択的に複数の凹部を形成し、次に
該絶縁膜全面に非単結晶材料膜を前記複数の凹部
を埋めるために必要とされる量に見合う厚さに制
御して形成し、次に前記非単結晶材料膜を加熱エ
ネルギ線照射により単結晶化しつつ前記凹部内に
堆積せしめることによつて絶縁分離された複数の
単結晶半導体領域を形成する工程が含まれてなる
半導体装置の製造方法において、 前記複数の凹部を突出部上面の長さ方向のほぼ
中央線部分が他の上面部分より高くなるように形
成することを特徴とする絶縁分離された複数の単
結晶半導体領域を形成する工程が含まれてなる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209760A JPS58114439A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209760A JPS58114439A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114439A JPS58114439A (ja) | 1983-07-07 |
| JPH0153509B2 true JPH0153509B2 (ja) | 1989-11-14 |
Family
ID=16578170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209760A Granted JPS58114439A (ja) | 1981-12-28 | 1981-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114439A (ja) |
-
1981
- 1981-12-28 JP JP56209760A patent/JPS58114439A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114439A (ja) | 1983-07-07 |
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