JPH0450746B2 - - Google Patents
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- JPH0450746B2 JPH0450746B2 JP57033339A JP3333982A JPH0450746B2 JP H0450746 B2 JPH0450746 B2 JP H0450746B2 JP 57033339 A JP57033339 A JP 57033339A JP 3333982 A JP3333982 A JP 3333982A JP H0450746 B2 JPH0450746 B2 JP H0450746B2
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- Japan
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- single crystal
- forming
- crystal semiconductor
- recess
- layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、絶縁性基体上に構成される半導体素
子領域を絶縁分離してなる形式の大容量のMIS電
界効果トランジスタの製造方法に関す。
子領域を絶縁分離してなる形式の大容量のMIS電
界効果トランジスタの製造方法に関す。
(b) 従来技術と問題点
表面が例えば二酸化シリコン（SiO2）などの
絶縁物よりなる基体上に、非単結晶シリコンすな
わち多結晶シリコンもしくは非晶質シリコンより
なる半導体層を設け、該非単結晶シリコン層を単
結晶化して、SOI（Siicon On Insuator）構
造の半導体素子を形成する半導体装置の製造方法
が既に種々提案されている。
絶縁物よりなる基体上に、非単結晶シリコンすな
わち多結晶シリコンもしくは非晶質シリコンより
なる半導体層を設け、該非単結晶シリコン層を単
結晶化して、SOI（Siicon On Insuator）構
造の半導体素子を形成する半導体装置の製造方法
が既に種々提案されている。
この種の半導体装置の製造方法において、非単
結晶シリコン層から単結晶半導体領域を形成する
方法としては、通常電子ビームもしくはレーザ光
等のエネルギ線ビームを照射することによつて、
非単結晶シリコンを加熱融解して、再結晶せしめ
ることが行われている。
結晶シリコン層から単結晶半導体領域を形成する
方法としては、通常電子ビームもしくはレーザ光
等のエネルギ線ビームを照射することによつて、
非単結晶シリコンを加熱融解して、再結晶せしめ
ることが行われている。
本発明者等が先に特願昭56−155513号によつて
提案した半導体装置の製造方法は、SOI構造の半
導体装置を構成する単結晶半導体領域を形成する
製造方法を提供するものであつて、その概略は次
の通りである。
提案した半導体装置の製造方法は、SOI構造の半
導体装置を構成する単結晶半導体領域を形成する
製造方法を提供するものであつて、その概略は次
の通りである。
第１図及び第２図は前記提案の一実施例を説明
するための工程要所に於ける半導体装置の要部断
面図であり、次に、これ等の図を参照しつつ説明
する。
するための工程要所に於ける半導体装置の要部断
面図であり、次に、これ等の図を参照しつつ説明
する。
第１図参照
(1) 金属、アルミナ、高純度石英等から適宜選択
した材料からなる基板１に厚さ1が例えば１
〔μm〕のSiO2からなる絶縁物層２を形成する。
した材料からなる基板１に厚さ1が例えば１
〔μm〕のSiO2からなる絶縁物層２を形成する。
基板１が例えば金属である場合、化学気相成
長法にて非晶質シリコン酸化層を形成して絶縁
物層２としてもよい。
長法にて非晶質シリコン酸化層を形成して絶縁
物層２としてもよい。
(2) フオト・リソグラフイ技術にて、絶縁物層２
のエツチングを行ない凹所３を形成する。この
エツチングはリアクテイブ・イオン・エツチン
グが好ましい。
のエツチングを行ない凹所３を形成する。この
エツチングはリアクテイブ・イオン・エツチン
グが好ましい。
凹所３の大きさは、例えば30×15〔μm〕、底
部に於ける絶縁物層２の厚さ2は例えば0.1
〔μm〕、凹所３間の幅3は例えば５〔μm〕であ
る。
部に於ける絶縁物層２の厚さ2は例えば0.1
〔μm〕、凹所３間の幅3は例えば５〔μm〕であ
る。
(3) 前記基板１及び絶縁物層２よりなる基体上に
化学気相成長法にて厚さ4が例えば0.5〜１
〔μm〕である非単結晶シリコン層４を成長させ
る。
化学気相成長法にて厚さ4が例えば0.5〜１
〔μm〕である非単結晶シリコン層４を成長させ
る。
(4) 化学気相成長法にて厚さ例えば１〔μm〕程度
の燐硅酸ガラスからなるキヤツプ層５を形成す
る。これは、熱放散を抑止する為のもので、必
須のものではなく、またSiO2、窒化シリコン
（Si3N4）等を用いてもよい。
の燐硅酸ガラスからなるキヤツプ層５を形成す
る。これは、熱放散を抑止する為のもので、必
須のものではなく、またSiO2、窒化シリコン
（Si3N4）等を用いてもよい。
(5) CWアルゴン・レーザをエネルギ17〔Ｗ〕、走
査速度10〔cm／秒〕、スポツト・サイズ50〔μm〕
φの条件で照射し、アニールを行なう。尚、こ
の際、全体を500〔℃〕程度の温度に加熱してお
くものとする。
査速度10〔cm／秒〕、スポツト・サイズ50〔μm〕
φの条件で照射し、アニールを行なう。尚、こ
の際、全体を500〔℃〕程度の温度に加熱してお
くものとする。
前記レーザ光は非単結晶シリコン層４に良く
吸収されるので非単結晶シリコン層４は融解さ
れ、それが凝結する際に単結晶化する。しか
も、融解したシリコンは全て凹所３内に引込ま
れて単結晶になるので凹所３内にのみ単結晶半
導体領域が形成される。
吸収されるので非単結晶シリコン層４は融解さ
れ、それが凝結する際に単結晶化する。しか
も、融解したシリコンは全て凹所３内に引込ま
れて単結晶になるので凹所３内にのみ単結晶半
導体領域が形成される。
第２図参照
(6) 前記のように、凹所３内に単結晶半導体領域
６Ａ，６Ｂ，６Ｃ……を形成してからキヤツプ
層５を除去する。
６Ａ，６Ｂ，６Ｃ……を形成してからキヤツプ
層５を除去する。
(7) この後、通常の技法にて、半導体領域６Ａ，
６Ｂ……に半導体素子を形成すれば良い。
６Ｂ……に半導体素子を形成すれば良い。
ところで、前記工程に於いて、非単結晶シリ
コン層４をレーザ・アニールした際、凹所３内
に融解したシリコンが引込まれてそこに単結晶
シリコンが堆積する理由としては次のように考
えることができる。即ち、二酸化シリコンの熱
伝導率は例えばシリコンと比較すると1/10程度
である為、その熱保特性は極めて高い。しか
し、前記したように凹所３を形成すると、絶縁
物層２の表面と凹所３の底面とでは放熱の度合
がかなり相違し、底面では温度が低くなる。従
つて、前記のようにアニールを行なうと、凹所
３の底面に接している融解したシリコンが先ず
凝結して単結晶シリコン化する過程に於いて絶
縁物層２の表面に在つて未だ融解状態にあるシ
リコンを凹所３に引込んで単結晶化してゆくも
のである。
コン層４をレーザ・アニールした際、凹所３内
に融解したシリコンが引込まれてそこに単結晶
シリコンが堆積する理由としては次のように考
えることができる。即ち、二酸化シリコンの熱
伝導率は例えばシリコンと比較すると1/10程度
である為、その熱保特性は極めて高い。しか
し、前記したように凹所３を形成すると、絶縁
物層２の表面と凹所３の底面とでは放熱の度合
がかなり相違し、底面では温度が低くなる。従
つて、前記のようにアニールを行なうと、凹所
３の底面に接している融解したシリコンが先ず
凝結して単結晶シリコン化する過程に於いて絶
縁物層２の表面に在つて未だ融解状態にあるシ
リコンを凹所３に引込んで単結晶化してゆくも
のである。
前記のようにして、絶縁物層２の凹所３内を
単結晶シリコンで充満させることは非単結晶シ
リコン層４の膜厚を選択することに依り極めて
容易に実現することができ、これを実験的に確
認することは簡単である。
単結晶シリコンで充満させることは非単結晶シ
リコン層４の膜厚を選択することに依り極めて
容易に実現することができ、これを実験的に確
認することは簡単である。
尚、前記実施例では加熱エネルギ源としてレ
ーザ光を使用したが、その他、キセノン・ラン
プやハロゲン・ランプの光を集光して使用する
こともできる。
ーザ光を使用したが、その他、キセノン・ラン
プやハロゲン・ランプの光を集光して使用する
こともできる。
以上説明した製造方法は通常の場合には良好な
結果が得られる優れた方法であるが、例えば大容
量のMOS電界効果トランジスタ（MOS FET）
などを構成するために、大きい単結晶半導体領域
を形成する場合には、前記凹所３内に形成された
単結晶半導体領域６Ａ等の厚さが、その中央部に
おいて薄くなり、コンタクトマスクを用いて形成
されたパターンの乱れや、不純物拡散の際に半導
体の薄い位置において横方向拡散が大きいなどの
不都合を生ずる。第３図は中央部が薄くなつた単
結晶半導体領域の一例６Ｄを示す断面図、第４図
はMOS FETのゲート電極７のパターン等に乱
れを生じた一例を示す平面図である。
結果が得られる優れた方法であるが、例えば大容
量のMOS電界効果トランジスタ（MOS FET）
などを構成するために、大きい単結晶半導体領域
を形成する場合には、前記凹所３内に形成された
単結晶半導体領域６Ａ等の厚さが、その中央部に
おいて薄くなり、コンタクトマスクを用いて形成
されたパターンの乱れや、不純物拡散の際に半導
体の薄い位置において横方向拡散が大きいなどの
不都合を生ずる。第３図は中央部が薄くなつた単
結晶半導体領域の一例６Ｄを示す断面図、第４図
はMOS FETのゲート電極７のパターン等に乱
れを生じた一例を示す平面図である。
(c) 発明の目的
本発明は、表面が絶縁物よりなる基体上に設け
られた前記の如き不純物拡散やパターンの乱れが
なく、再現性よく形成される大容量のMIS FET
を含む半導体装置の製造方法を提供することを目
的とする。
られた前記の如き不純物拡散やパターンの乱れが
なく、再現性よく形成される大容量のMIS FET
を含む半導体装置の製造方法を提供することを目
的とする。
(d) 発明の構成
本発明の目的は、絶縁性表面を有する基板の該
表面に互いに平行に延在する複数の凹所を形成し
たのち、該表面に非単結晶半導体層を形成し、該
非単結晶半導体層に加熱エネルギー線を照射して
該非単結晶半導体層を融解し再結晶化することに
より該複数の凹所の各々に孤立した単結晶半導体
領域を形成する工程を含む半導体装置の製造方法
であつて、該表面方向における該凹所の寸法を、
該凹所内における該単結晶半導体領域の層厚を均
一に為し得る寸法に設定する工程と、該複数の凹
所を横切つて該複数の単結晶半導体領域上にゲー
ト絶縁膜を介して延在するゲート電極を形成する
工程と、該複数の単結晶半導体領域の各々にソー
スおよびドレインを形成する工程と、各々の該単
結晶半導体領域に形成されたソースおよびドレイ
ンをソース毎およびドレイン毎に共通接続する一
対の配線を形成する工程が含まれてなることを特
徴とする半導体装置の製造方法によつて実現され
る。
表面に互いに平行に延在する複数の凹所を形成し
たのち、該表面に非単結晶半導体層を形成し、該
非単結晶半導体層に加熱エネルギー線を照射して
該非単結晶半導体層を融解し再結晶化することに
より該複数の凹所の各々に孤立した単結晶半導体
領域を形成する工程を含む半導体装置の製造方法
であつて、該表面方向における該凹所の寸法を、
該凹所内における該単結晶半導体領域の層厚を均
一に為し得る寸法に設定する工程と、該複数の凹
所を横切つて該複数の単結晶半導体領域上にゲー
ト絶縁膜を介して延在するゲート電極を形成する
工程と、該複数の単結晶半導体領域の各々にソー
スおよびドレインを形成する工程と、各々の該単
結晶半導体領域に形成されたソースおよびドレイ
ンをソース毎およびドレイン毎に共通接続する一
対の配線を形成する工程が含まれてなることを特
徴とする半導体装置の製造方法によつて実現され
る。
(e) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第５図及び第６図は本発明の一実施例を説明す
るための、単結晶半導体領域形成工程における半
導体装置の要部断面図、第７図は形成された
MOS FETの平面図である。
るための、単結晶半導体領域形成工程における半
導体装置の要部断面図、第７図は形成された
MOS FETの平面図である。
第５図参照
(1) 先に述べた従来技術と同様な材料からなる基
板１１に厚さが例えば１〔μm〕のSiO2からな
る絶縁物層１２を形成する。
板１１に厚さが例えば１〔μm〕のSiO2からな
る絶縁物層１２を形成する。
(2) 絶縁物層１２に凹所１３を形成する。凹所１
３の長辺が40乃至50〔μm〕程度以上となると
き、ここに形成される単結晶半導体領域の中央
部が先に述べた如く薄くなるために、本実施例
においては約25×12〔μm〕とし、底部における
絶縁物層の厚さは約0.1〔μm〕とした。
３の長辺が40乃至50〔μm〕程度以上となると
き、ここに形成される単結晶半導体領域の中央
部が先に述べた如く薄くなるために、本実施例
においては約25×12〔μm〕とし、底部における
絶縁物層の厚さは約0.1〔μm〕とした。
(3) 絶縁物層１２上に非単結晶シリコン層１４を
成長させる。なおキヤツプ層は本実施例におい
ては省略している。
成長させる。なおキヤツプ層は本実施例におい
ては省略している。
第６図参照
(4) エネルギ線照射を前記従来技術と同様に実施
して単結晶半導体領域１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄ，……を形成する。先に述べた如く
凹所１３の大きさが選択されているために、そ
の厚さが均一とみなし得る半導体領域１５Ａ等
が得られる。
して単結晶半導体領域１５Ａ，１５Ｂ，１５
Ｃ，１５Ｄ，……を形成する。先に述べた如く
凹所１３の大きさが選択されているために、そ
の厚さが均一とみなし得る半導体領域１５Ａ等
が得られる。
第７図参照
(5) 既に知られている製造方法を応用し、半導体
領域１５Ａ等にMOS FETを形成する。
領域１５Ａ等にMOS FETを形成する。
ただし、本実施例においては、ゲート電極１
６は４個よりなる一群の単結晶半導体領域１５
Ａ，１５Ｂ，１５Ｃ，１５Ｄに共通に設けら
れ、該一群の単結晶半導体領域１５Ａ，１５
Ｂ，１５Ｃ，１５Ｄに設けられたソース及びド
レイン１８はそれぞれアルミニウム（Ａ）な
どによる配線１９及び２０によつて並列に接続
されている。
６は４個よりなる一群の単結晶半導体領域１５
Ａ，１５Ｂ，１５Ｃ，１５Ｄに共通に設けら
れ、該一群の単結晶半導体領域１５Ａ，１５
Ｂ，１５Ｃ，１５Ｄに設けられたソース及びド
レイン１８はそれぞれアルミニウム（Ａ）な
どによる配線１９及び２０によつて並列に接続
されている。
以上説明した本発明の製造方法によつて製造さ
れた第７図に示す如き一群のMOS FETは、大
きい単結晶半導体領域に形成されたMOS FET
の如く、先に述べた不都合を生ずることなく、大
容量の単一のMOS FETに相当する動作を与え、
かつ、製造工程中の制御、管理も容易であつて良
い再現性が確保される。
れた第７図に示す如き一群のMOS FETは、大
きい単結晶半導体領域に形成されたMOS FET
の如く、先に述べた不都合を生ずることなく、大
容量の単一のMOS FETに相当する動作を与え、
かつ、製造工程中の制御、管理も容易であつて良
い再現性が確保される。
(f) 発明の効果
本発明はSOI構造のMIS FETを、絶縁物層に
設けた凹所に加熱エネルギ線照射によつて堆積さ
れた単結晶半導体領域に形成する半導体装置の製
造方法を発展せしめて、該MIS FETが大容量で
あることが必要である場合に、これを一群の複数
の単結晶半導体領域に形成する半導体装置の製造
方法を提案するものであつて、容易な制御、管理
により良い再現性が得られ、SOI構造、三次元構
造の半導体集積回路等に大きく寄与する。
設けた凹所に加熱エネルギ線照射によつて堆積さ
れた単結晶半導体領域に形成する半導体装置の製
造方法を発展せしめて、該MIS FETが大容量で
あることが必要である場合に、これを一群の複数
の単結晶半導体領域に形成する半導体装置の製造
方法を提案するものであつて、容易な制御、管理
により良い再現性が得られ、SOI構造、三次元構
造の半導体集積回路等に大きく寄与する。
第１図乃至第３図は従来技術の実施例の断面
図、第４図は従来技術の実施例の平面図、第５図
及び第６図は本発明の実施例の断面図、第７図は
本発明の実施例の平面図である。 図において、１は基板、２は絶縁物層、３は凹
所、４は非単結晶シリコン層、５はキヤツプ層、
６Ａ，６Ｂ，６Ｃ及び６Ｄは単結晶半導体領域、
７はゲート電極、１１は基板、１２は絶縁物層、
１３は凹所、１４は非単結晶シリコン層、１５
Ａ，１５Ｂ，１５Ｃ及び１５Ｄは単結晶半導体領
域、１６はゲート電極、１７はソース、１８はド
レイン、１９及び２０は配線を示す。
図、第４図は従来技術の実施例の平面図、第５図
及び第６図は本発明の実施例の断面図、第７図は
本発明の実施例の平面図である。 図において、１は基板、２は絶縁物層、３は凹
所、４は非単結晶シリコン層、５はキヤツプ層、
６Ａ，６Ｂ，６Ｃ及び６Ｄは単結晶半導体領域、
７はゲート電極、１１は基板、１２は絶縁物層、
１３は凹所、１４は非単結晶シリコン層、１５
Ａ，１５Ｂ，１５Ｃ及び１５Ｄは単結晶半導体領
域、１６はゲート電極、１７はソース、１８はド
レイン、１９及び２０は配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性表面を有する基板の該表面に互いに平
行に延在する複数の凹所を形成したのち、該表面
に非単結晶半導体層を形成し、該非単結晶半導体
層に加熱エネルギー線を照射して該非単結晶半導
体層を融解し再結晶化することにより該複数の凹
所の各々に孤立した単結晶半導体領域を形成する
工程を含む半導体装置の製造方法であつて、 該表面方向における該凹所の寸法を、該凹所内
における該単結晶半導体領域の層厚を均一に為し
得る寸法に設定する工程と、 該複数の凹所を横切つて該複数の単結晶半導体
領域上にゲート絶縁膜を介して延在するゲート電
極を形成する工程と、 該複数の単結晶半導体領域の各々にソースおよ
びドレインを形成する工程と、 各々の該単結晶半導体領域に形成されソースお
よびドレインをソース毎およびドレイン毎に共通
接続する一対の配線を形成する工程 が含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033339A JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033339A JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151042A JPS58151042A (ja) | 1983-09-08 |
| JPH0450746B2 true JPH0450746B2 (ja) | 1992-08-17 |
Family
ID=12383803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57033339A Granted JPS58151042A (ja) | 1982-03-03 | 1982-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151042A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4011344B2 (ja) | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4387099B2 (ja) * | 2001-12-28 | 2009-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置の生産方法 |
| TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2004006644A (ja) * | 2002-01-28 | 2004-01-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| TWI272666B (en) | 2002-01-28 | 2007-02-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP4137461B2 (ja) * | 2002-02-08 | 2008-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4137460B2 (ja) | 2002-02-08 | 2008-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6906343B2 (en) * | 2002-03-26 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP4503246B2 (ja) * | 2002-06-25 | 2010-07-14 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658269A (en) * | 1979-10-17 | 1981-05-21 | Seiko Epson Corp | Mos type semiconductor device |
-
1982
- 1982-03-03 JP JP57033339A patent/JPS58151042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58151042A (ja) | 1983-09-08 |
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