JPH0154885B2 - - Google Patents
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- JPH0154885B2 JPH0154885B2 JP56044585A JP4458581A JPH0154885B2 JP H0154885 B2 JPH0154885 B2 JP H0154885B2 JP 56044585 A JP56044585 A JP 56044585A JP 4458581 A JP4458581 A JP 4458581A JP H0154885 B2 JPH0154885 B2 JP H0154885B2
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- circuit
- capacitor
- transistor switch
- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Description
【発明の詳細な説明】
本発明は単安定マルチバイブレータ、特に集積
回路化に最適なトランジスタ単安定マルチバイブ
レータ回路に関する。
回路化に最適なトランジスタ単安定マルチバイブ
レータ回路に関する。
入力トリガパルスに同期させて一定パルス幅の
パルスを発生させる回路の代表的なものとして単
安定マルチバイブレータが広く知られている。第
１図は従来から用いられているトランジスタ単安
定マルチバイブレータの一例を示したものであ
る。本回路はコレクタ−ベース結合単安定マルチ
バイブレータとして広く知られているもので、ト
ランジスタ５１と５２の共通エミツタ接続点は抵
抗５４を介して接地されており、この抵抗５４と
は並列にコンデンサ６３が接続されている。トラ
ンジスタ５１，５２のコレクタはそれぞれ抵抗５
６，５８を介して電源ライン６５に接続され、ト
ランジスタ５１のコレクタはコンデンサ６１を介
してトランジスタ５２のベースに接続され、トラ
ンジスタ５２のコレクタはコンデンサ６２と抵抗
５９との並列接続回路を介してトランジスタ５１
のベースに接続されている。更にコンデンサ６１
とトランジスタ５２のベースとの接続点は抵抗５
７を介して電源ライン６５に接続され、コンデン
サ６２と抵抗５９との並列接続回路とトランジス
タ５１のベースとの接続点は抵抗５３を介して接
地されている。トリガー信号は入力端子６６か
ら、コンデンサ６０と抵抗５５との微分回路とダ
イオード６４とを介して、トランジスタ５１のコ
レクタに加えられ、出力はトランジスタ５２のコ
レクタに接続された出力端子６７から取り出され
る。
パルスを発生させる回路の代表的なものとして単
安定マルチバイブレータが広く知られている。第
１図は従来から用いられているトランジスタ単安
定マルチバイブレータの一例を示したものであ
る。本回路はコレクタ−ベース結合単安定マルチ
バイブレータとして広く知られているもので、ト
ランジスタ５１と５２の共通エミツタ接続点は抵
抗５４を介して接地されており、この抵抗５４と
は並列にコンデンサ６３が接続されている。トラ
ンジスタ５１，５２のコレクタはそれぞれ抵抗５
６，５８を介して電源ライン６５に接続され、ト
ランジスタ５１のコレクタはコンデンサ６１を介
してトランジスタ５２のベースに接続され、トラ
ンジスタ５２のコレクタはコンデンサ６２と抵抗
５９との並列接続回路を介してトランジスタ５１
のベースに接続されている。更にコンデンサ６１
とトランジスタ５２のベースとの接続点は抵抗５
７を介して電源ライン６５に接続され、コンデン
サ６２と抵抗５９との並列接続回路とトランジス
タ５１のベースとの接続点は抵抗５３を介して接
地されている。トリガー信号は入力端子６６か
ら、コンデンサ６０と抵抗５５との微分回路とダ
イオード６４とを介して、トランジスタ５１のコ
レクタに加えられ、出力はトランジスタ５２のコ
レクタに接続された出力端子６７から取り出され
る。
かかるコレクタ−ベース結合単安定マルチバイ
ブレータは、パルス状トリガー信号はコンデンサ
ー６０と抵抗５５とで微分されて、微分出力の負
成分がトランジスタ５１のコレクターに加えられ
ると同時に、コンデンサ６１を介してトランジス
タ５２のベースに加えられ、トランジスタ５２を
オフ状態にする。この時、トランジスタ５１と５
２とは差動増幅器を構成しているので、トランジ
スタ５２がオフ状態でトランジスタ５１がオン状
態である状態が維持される。しかしながら、その
後、コンデンサ６２が充電されてトランジスタ５
１のベース電位が下がると、トランジスタ５１が
オフ状態でトランジスタ５２がオン状態にそれぞ
れ反転する。したがつて、トランジスタ５２がオ
フの状態の期間のパルス巾の出力パルスを出力端
子６７に生じる。
ブレータは、パルス状トリガー信号はコンデンサ
ー６０と抵抗５５とで微分されて、微分出力の負
成分がトランジスタ５１のコレクターに加えられ
ると同時に、コンデンサ６１を介してトランジス
タ５２のベースに加えられ、トランジスタ５２を
オフ状態にする。この時、トランジスタ５１と５
２とは差動増幅器を構成しているので、トランジ
スタ５２がオフ状態でトランジスタ５１がオン状
態である状態が維持される。しかしながら、その
後、コンデンサ６２が充電されてトランジスタ５
１のベース電位が下がると、トランジスタ５１が
オフ状態でトランジスタ５２がオン状態にそれぞ
れ反転する。したがつて、トランジスタ５２がオ
フの状態の期間のパルス巾の出力パルスを出力端
子６７に生じる。
このようなコレクタ−ベース結合単安定マルチ
バイブレータでは集積回路化できない素子である
コンデンサを４つも必要とし、このためあえて集
積回路化すると、入出力端子および電源端子の外
に４つの外付端子を必要とする。また、トランジ
スタ５１もしくは５２のいずれか一方は常にオン
状態であるため、電力消費も大きくなる。その
上、出力パルスのパルス巾はトランジスタ５１の
ベース電圧とトランジスタ５１の閾値電圧とで決
まる。しかしながら、トランジスタ５１の閾値電
圧が動作温度の影響を大きく受けるため、出力パ
ルスのパルス巾は周囲温度や動作温度に大きく影
響される欠点がある。また、抵抗５３，５８，５
９とコンデンサ６２とで決まるトランジスタ５１
のベース電圧も電源電圧によつて変つてしまうた
め、出力パルスのパルス巾は電源電圧によつても
大きく影響を受ける欠点がある。
バイブレータでは集積回路化できない素子である
コンデンサを４つも必要とし、このためあえて集
積回路化すると、入出力端子および電源端子の外
に４つの外付端子を必要とする。また、トランジ
スタ５１もしくは５２のいずれか一方は常にオン
状態であるため、電力消費も大きくなる。その
上、出力パルスのパルス巾はトランジスタ５１の
ベース電圧とトランジスタ５１の閾値電圧とで決
まる。しかしながら、トランジスタ５１の閾値電
圧が動作温度の影響を大きく受けるため、出力パ
ルスのパルス巾は周囲温度や動作温度に大きく影
響される欠点がある。また、抵抗５３，５８，５
９とコンデンサ６２とで決まるトランジスタ５１
のベース電圧も電源電圧によつて変つてしまうた
め、出力パルスのパルス巾は電源電圧によつても
大きく影響を受ける欠点がある。
このように、従来の単安定マルチバイブレータ
は集積回路化に不向きで、出力パルス巾も動作条
件によつて大きく影響される欠点がある。
は集積回路化に不向きで、出力パルス巾も動作条
件によつて大きく影響される欠点がある。
本発明の目的は、抵抗と容量の直列接続による
充電時定数によつて所望のパルス幅が決まるよう
になされ、集積回路化において最少限の数である
一つの端子で構成することのできる単安定マルチ
バイブレータを提供することである。更に本発明
によれば、前記充電時定数以外の回路素子の特性
の影響が出力パルス幅に現れない構成が可能であ
り、電源電圧変動や周囲温度変化に対して非常に
安定で集積回路化に最適な単安定マルチバイブレ
ータを得ることができる。
充電時定数によつて所望のパルス幅が決まるよう
になされ、集積回路化において最少限の数である
一つの端子で構成することのできる単安定マルチ
バイブレータを提供することである。更に本発明
によれば、前記充電時定数以外の回路素子の特性
の影響が出力パルス幅に現れない構成が可能であ
り、電源電圧変動や周囲温度変化に対して非常に
安定で集積回路化に最適な単安定マルチバイブレ
ータを得ることができる。
本発明によれば、一端に電源電圧を加え、他端
を接地した抵抗と容量の直列接続回路と、これら
抵抗と容量の接続点につながれた前記容量の電荷
を放電するための第１のトランジスタスイツチ回
路と、基準電圧と前記容量の充電電圧を比較する
差動比較回路と、この差動比較回路に電流を供給
する電流供給源と、この電流供給源を遮断するた
めの第２のトランジスタスイツチ回路と、第１の
トランジスタスイツチ回路と第２のトランジスタ
スイツチ回路を同時に駆動する入力ゲート信号を
受ける入力端子と、前記差動比較回路の出力を検
出して前記第１のトランジスタスイツチ回路と第
２のトランジスタスイツチ回路を同時に遮断させ
るための第３のトランジスタスイツチ回路とを備
え、前記第１のトランジスタスイツチ回路と第２
のトランジスタスイツチ回路が、入力ゲート信号
により導通状態から遮断状態に転じる時点から前
記抵抗と容量の値によつて決まる一定期間のみ前
記第３のトランジスタスイツチ回路を動作させる
ことを特徴とする単安定マルチバイブレータを得
る。
を接地した抵抗と容量の直列接続回路と、これら
抵抗と容量の接続点につながれた前記容量の電荷
を放電するための第１のトランジスタスイツチ回
路と、基準電圧と前記容量の充電電圧を比較する
差動比較回路と、この差動比較回路に電流を供給
する電流供給源と、この電流供給源を遮断するた
めの第２のトランジスタスイツチ回路と、第１の
トランジスタスイツチ回路と第２のトランジスタ
スイツチ回路を同時に駆動する入力ゲート信号を
受ける入力端子と、前記差動比較回路の出力を検
出して前記第１のトランジスタスイツチ回路と第
２のトランジスタスイツチ回路を同時に遮断させ
るための第３のトランジスタスイツチ回路とを備
え、前記第１のトランジスタスイツチ回路と第２
のトランジスタスイツチ回路が、入力ゲート信号
により導通状態から遮断状態に転じる時点から前
記抵抗と容量の値によつて決まる一定期間のみ前
記第３のトランジスタスイツチ回路を動作させる
ことを特徴とする単安定マルチバイブレータを得
る。
以下に、図面を参照して本発明をさらに詳細に
説明する。
説明する。
第２図は本発明による単安定マルチバイブレー
タの動作を説明するための機能ブロツク図であ
る。同図において抵抗Ｒと容量Ｃが直列接続さ
れ、抵抗Ｒの一端には電源電圧Vccが印加され
て、容量Ｃの一端は接地されており、抵抗Ｒと容
量Ｃの接続点は端子Ａに接続されている。端子Ａ
には第１のトランジスタスイツチ回路１がつなが
れており、入力端子４に入力トリガ信号が加わら
ない状態では、端子Ａに接続された容量Ｃの電荷
を放電し、端子Ａをほぼ接地電位まで短絡させて
いる。端子Ａは更に差動比較回路５につながれて
おり、差動比較回路５は基準電圧VRと端子Ａの
電位とを比較増幅し、その出力を第３のトランジ
スタスイツチ回路３へ供給する。差動比較回路５
を動作させるための電流供給源６は第２のトラン
ジスタスイツチ回路２によつて切換えられ、第１
のトランジスタスイツチ回路と並列に接続された
入力端子４に入力信号が加わらない状態では、電
流供給を遮断されている。第３のトランジスタス
イツチ回路３は、第１のトランジスタスイツチ回
路１と第２のトランジスタスイツチ回路２とを同
時に遮断するように接続されて、帰還ループを形
成している。
タの動作を説明するための機能ブロツク図であ
る。同図において抵抗Ｒと容量Ｃが直列接続さ
れ、抵抗Ｒの一端には電源電圧Vccが印加され
て、容量Ｃの一端は接地されており、抵抗Ｒと容
量Ｃの接続点は端子Ａに接続されている。端子Ａ
には第１のトランジスタスイツチ回路１がつなが
れており、入力端子４に入力トリガ信号が加わら
ない状態では、端子Ａに接続された容量Ｃの電荷
を放電し、端子Ａをほぼ接地電位まで短絡させて
いる。端子Ａは更に差動比較回路５につながれて
おり、差動比較回路５は基準電圧VRと端子Ａの
電位とを比較増幅し、その出力を第３のトランジ
スタスイツチ回路３へ供給する。差動比較回路５
を動作させるための電流供給源６は第２のトラン
ジスタスイツチ回路２によつて切換えられ、第１
のトランジスタスイツチ回路と並列に接続された
入力端子４に入力信号が加わらない状態では、電
流供給を遮断されている。第３のトランジスタス
イツチ回路３は、第１のトランジスタスイツチ回
路１と第２のトランジスタスイツチ回路２とを同
時に遮断するように接続されて、帰還ループを形
成している。
以上のように、入力トリガ信号の加わらない状
態では、第１のトランジスタスイツチ回路１と第
２のトランジスタスイツチ回路２が動作してお
り、電流供給源６が遮断されているために差動比
較回路５、第３のトランジスタスイツチ回路３は
遮断状態にある。そこで入力端子４に入力トリガ
信号が加わつて第１のトランジスタスイツチ回路
１と第２のトランジスタスイツチ回路２とを遮断
させると、放電されていた容量Ｃに抵抗Ｒを通し
て充電が開始され、端子Ａの電位は時定数CR
（Ｃ、Ｒを容量Ｃと抵抗Ｒの夫々の値とする）に
応じて時間とともに上昇する。一方、電流供給源
６は動作を開始し、差動比較回路５に動作電流を
供給するので、差動比較回路５は端子Ａの電位と
基準電圧VRとの比較増幅が可能となる。端子Ａ
の充電電位が基準電圧VRに達するまでの期間に
差動比較回路５の出力には第３のトランジスタス
イツチ回路３を駆動する出力電流が供給される。
第３のトランジスタスイツチ回路３が動作すると
前述のように第１のトランジスタスイツチ回路１
と第２のトランジスタスイツチ回路２とを遮断さ
せるので、入力トリガ信号が加わると同時に遮断
された第１のトランジスタスイツチ回路１と第２
のトランジスタスイツチ回路２は入力トリガ信号
が加わらなくなつても引続き遮断状態が保持され
る。端子Ａの充電電位が上昇して基準電圧VRに
達すると、差動比較回路５の出力が反転して第３
のトランジスタスイツチ回路３を遮断に切換える
ので、第１のトランジスタスイツチ回路１と第２
のトランジスタスイツチ回路２はもとの動作状態
に復帰する。
態では、第１のトランジスタスイツチ回路１と第
２のトランジスタスイツチ回路２が動作してお
り、電流供給源６が遮断されているために差動比
較回路５、第３のトランジスタスイツチ回路３は
遮断状態にある。そこで入力端子４に入力トリガ
信号が加わつて第１のトランジスタスイツチ回路
１と第２のトランジスタスイツチ回路２とを遮断
させると、放電されていた容量Ｃに抵抗Ｒを通し
て充電が開始され、端子Ａの電位は時定数CR
（Ｃ、Ｒを容量Ｃと抵抗Ｒの夫々の値とする）に
応じて時間とともに上昇する。一方、電流供給源
６は動作を開始し、差動比較回路５に動作電流を
供給するので、差動比較回路５は端子Ａの電位と
基準電圧VRとの比較増幅が可能となる。端子Ａ
の充電電位が基準電圧VRに達するまでの期間に
差動比較回路５の出力には第３のトランジスタス
イツチ回路３を駆動する出力電流が供給される。
第３のトランジスタスイツチ回路３が動作すると
前述のように第１のトランジスタスイツチ回路１
と第２のトランジスタスイツチ回路２とを遮断さ
せるので、入力トリガ信号が加わると同時に遮断
された第１のトランジスタスイツチ回路１と第２
のトランジスタスイツチ回路２は入力トリガ信号
が加わらなくなつても引続き遮断状態が保持され
る。端子Ａの充電電位が上昇して基準電圧VRに
達すると、差動比較回路５の出力が反転して第３
のトランジスタスイツチ回路３を遮断に切換える
ので、第１のトランジスタスイツチ回路１と第２
のトランジスタスイツチ回路２はもとの動作状態
に復帰する。
以上、第３のトランジスタスイツチ回路３は入
力トリガ信号が加わつてから、抵抗Ｒと容量Ｃと
電源電圧Vccと基準電圧VRとで決まる一定期間
のみ動作して出力端子６に出力パルスを供給する
ことになり、これは単安定マルチバイブレータの
動作に他ならない。
力トリガ信号が加わつてから、抵抗Ｒと容量Ｃと
電源電圧Vccと基準電圧VRとで決まる一定期間
のみ動作して出力端子６に出力パルスを供給する
ことになり、これは単安定マルチバイブレータの
動作に他ならない。
第３図は本発明による単安定マルチバイブレー
タの具体的な一実施例を示す回路接続図、第４図
は第３図の動作を説明するための各部の電圧波形
図である。
タの具体的な一実施例を示す回路接続図、第４図
は第３図の動作を説明するための各部の電圧波形
図である。
第３図において、エミツタ抵抗１１を介して電
源電圧Vccを印加されたトランジスタ１２は通常
エミツタ接地回路として順バイアスされて一定の
コレクタ電流を供給している。トランジスタ１２
のコレクタはダイオード１３を介してエミツタを
接地したトランジスタ１４のベースへ接続され、
更に抵抗１５を介してエミツタを接地したトラン
ジスタ１６のベースへ接続されている。トランジ
スタ１４は第２図における第１のトランジスタス
イツチ回路に相当しそのコレクタは端子Ａに接続
されている。トランジスタ１２のコレクタ電流は
一部抵抗１７に流れるが、トランジスタ１４とト
ランジスタ１６のベース電流となつて供給され両
者を導通状態にしている。第２図と同様に、端子
Ａには抵抗Ｒと容量Ｃが接続され、トランジスタ
１４の導通によつて容量Ｃの電荷は放電されて端
子Ａはほぼ接地電位に保持されている。エミツタ
が共通接続されたトランジスタ１７とトランジス
タ１８は差動比較回路を構成し、トランジスタ１
７のベースには端子Ａの電位が、トランジスタ１
８のベースには抵抗１９と２０で電源電圧Vccを
分割して得た基準電圧VRが加えられている。ト
ランジスタ１７と１８のエミツタ電流を供給する
電流供給源はベースを抵抗２１を介してバイアス
電圧源２２へ接続し、エミツタを抵抗２３を介し
て接地したトランジスタ２４で構成されている。
但しトランジスタ２４のベースにはトランジスタ
１６のコレクタが接続されており、トランジスタ
１６が導通状態にあるので、トランジスタ２４及
びトランジスタ１７，１８は遮断されて電流は流
れない。従つてトランジスタ１８のコレクタに接
続された電流ミラートランジスタ２５も遮断状態
となり、コレクタに接続された抵抗２６，２７に
は電流が供給されないので、第３のトランジスタ
スイツチ回路に相当するトランジスタ２８も遮断
状態になつている。
源電圧Vccを印加されたトランジスタ１２は通常
エミツタ接地回路として順バイアスされて一定の
コレクタ電流を供給している。トランジスタ１２
のコレクタはダイオード１３を介してエミツタを
接地したトランジスタ１４のベースへ接続され、
更に抵抗１５を介してエミツタを接地したトラン
ジスタ１６のベースへ接続されている。トランジ
スタ１４は第２図における第１のトランジスタス
イツチ回路に相当しそのコレクタは端子Ａに接続
されている。トランジスタ１２のコレクタ電流は
一部抵抗１７に流れるが、トランジスタ１４とト
ランジスタ１６のベース電流となつて供給され両
者を導通状態にしている。第２図と同様に、端子
Ａには抵抗Ｒと容量Ｃが接続され、トランジスタ
１４の導通によつて容量Ｃの電荷は放電されて端
子Ａはほぼ接地電位に保持されている。エミツタ
が共通接続されたトランジスタ１７とトランジス
タ１８は差動比較回路を構成し、トランジスタ１
７のベースには端子Ａの電位が、トランジスタ１
８のベースには抵抗１９と２０で電源電圧Vccを
分割して得た基準電圧VRが加えられている。ト
ランジスタ１７と１８のエミツタ電流を供給する
電流供給源はベースを抵抗２１を介してバイアス
電圧源２２へ接続し、エミツタを抵抗２３を介し
て接地したトランジスタ２４で構成されている。
但しトランジスタ２４のベースにはトランジスタ
１６のコレクタが接続されており、トランジスタ
１６が導通状態にあるので、トランジスタ２４及
びトランジスタ１７，１８は遮断されて電流は流
れない。従つてトランジスタ１８のコレクタに接
続された電流ミラートランジスタ２５も遮断状態
となり、コレクタに接続された抵抗２６，２７に
は電流が供給されないので、第３のトランジスタ
スイツチ回路に相当するトランジスタ２８も遮断
状態になつている。
ここでトランジスタ１２のベースが入力トリガ
信号によつて一時的に逆バイアスにされると、ト
ランジスタ１４と１６はベース電流が供給されな
くなり、どちらも遮断に切換わる。そして容量Ｃ
には抵抗Ｒを通して電源電圧Vccから充電電流の
供給が開始される。同時にトランジスタ２４が電
流供給源として動作し、差動比較回路のうち基準
電圧VRでベースをバイアスされたトランジスタ
１８が導通して、更に電流ミラートランジスタ２
５、トランジスタ２８を動作させ、トランジスタ
１２のコレクタ電位を低下させることにより、そ
の後の入力トリガ信号の有無に係りなくトランジ
スタ１４，１６の遮断、トランジスタ２４，１
８，２５，２８の導通の状態を保持する。トラン
ジスタ１８のベースには基準電圧VRが与えられ
ており、端子Ａの充電電位が基準電圧VRに達し
た時点で差動トランジスタ１７と１８が切換わ
り、トランジスタ１８と電流ミラートランジスタ
２５、トランジスタ２８を遮断状態とする。この
ときに次の入力トリガ信号が加わつていなけれ
ば、もとの状態に復帰し、トランジスタ１４，１
６が導通、トランジスタ２４，１７，１８，２
８、電流ミラートランジスタ２５が遮断となる。
信号によつて一時的に逆バイアスにされると、ト
ランジスタ１４と１６はベース電流が供給されな
くなり、どちらも遮断に切換わる。そして容量Ｃ
には抵抗Ｒを通して電源電圧Vccから充電電流の
供給が開始される。同時にトランジスタ２４が電
流供給源として動作し、差動比較回路のうち基準
電圧VRでベースをバイアスされたトランジスタ
１８が導通して、更に電流ミラートランジスタ２
５、トランジスタ２８を動作させ、トランジスタ
１２のコレクタ電位を低下させることにより、そ
の後の入力トリガ信号の有無に係りなくトランジ
スタ１４，１６の遮断、トランジスタ２４，１
８，２５，２８の導通の状態を保持する。トラン
ジスタ１８のベースには基準電圧VRが与えられ
ており、端子Ａの充電電位が基準電圧VRに達し
た時点で差動トランジスタ１７と１８が切換わ
り、トランジスタ１８と電流ミラートランジスタ
２５、トランジスタ２８を遮断状態とする。この
ときに次の入力トリガ信号が加わつていなけれ
ば、もとの状態に復帰し、トランジスタ１４，１
６が導通、トランジスタ２４，１７，１８，２
８、電流ミラートランジスタ２５が遮断となる。
第４図において、トランジスタ１２のベースに
加わる入力トリガ信号を波形３１で示すと、トラ
ンジスタ１２のコレクタ電位は、波形３１の立上
りに同期して低下し、トランジスタ１２が導通状
態に戻つた後もトランジスタ２８の導通によつて
一定期間低電位を保持する波形３２で表わされ
る。波形３３は端子Ａの電位の変化を示したもの
で、波形３１の立上りと同時に容量Ｃの充電が始
まり、基準電圧VRに達した時点でトランジスタ
１４により放電される。波形３４は電流ミラート
ランジスタ２５のコレクタに接続された出力端子
６に現れる出力パルス波形であり、パルス幅は以
下のように求められる。
加わる入力トリガ信号を波形３１で示すと、トラ
ンジスタ１２のコレクタ電位は、波形３１の立上
りに同期して低下し、トランジスタ１２が導通状
態に戻つた後もトランジスタ２８の導通によつて
一定期間低電位を保持する波形３２で表わされ
る。波形３３は端子Ａの電位の変化を示したもの
で、波形３１の立上りと同時に容量Ｃの充電が始
まり、基準電圧VRに達した時点でトランジスタ
１４により放電される。波形３４は電流ミラート
ランジスタ２５のコレクタに接続された出力端子
６に現れる出力パルス波形であり、パルス幅は以
下のように求められる。
基準電圧VRに達するまでの充電時間をＴとす
ると、 VR＝｛１−exp（−Ｔ／CR）｝Vcc Ｔ＝−CRln（１−VR／Vcc） ……(1) パルス幅は、第４図に示すように、この充電時
間Ｔに等しい。ここで基準電圧VRを第３図の如
く抵抗分割による電源電圧Vccに比例した電圧と
して与える場合のパルス幅T′は、VR＝KVcc（Ｋ
は抵抗１９と２０による電圧分割比で、０＜Ｋ＜
１）として(1)式に代入して T′＝−CRln（１−Ｋ） ……(2) で求められる。(2)式よりパルス幅は抵抗Ｒと容量
Ｃの値と、基準電圧VRを与える抵抗１９と２０
の分割比Ｋで決定されるので、電源電圧Vccの変
動や、トランジスタのVBEの温度変化等によつて
影響を受けず非常に安定に得られることが分か
る。
ると、 VR＝｛１−exp（−Ｔ／CR）｝Vcc Ｔ＝−CRln（１−VR／Vcc） ……(1) パルス幅は、第４図に示すように、この充電時
間Ｔに等しい。ここで基準電圧VRを第３図の如
く抵抗分割による電源電圧Vccに比例した電圧と
して与える場合のパルス幅T′は、VR＝KVcc（Ｋ
は抵抗１９と２０による電圧分割比で、０＜Ｋ＜
１）として(1)式に代入して T′＝−CRln（１−Ｋ） ……(2) で求められる。(2)式よりパルス幅は抵抗Ｒと容量
Ｃの値と、基準電圧VRを与える抵抗１９と２０
の分割比Ｋで決定されるので、電源電圧Vccの変
動や、トランジスタのVBEの温度変化等によつて
影響を受けず非常に安定に得られることが分か
る。
第３図において、端子Ａの放電時の電位はトラ
ンジスタ１４のコレクタ−エミツタ間飽和電圧に
よつて決まり、厳密には接地電位ではないが、ト
ランジスタ１４の飽和抵抗を低く選定し、抵抗Ｒ
の値を大きく設定してコレクタ電流を少なくして
おけば基準電圧VRに対して十分無視できる値に
することができる。また、容量Ｃの放電時間はト
ランジスタ１４のコレクタ電流で決まるが、所望
のパルス幅には無関係である。容量Ｃの充電期間
はトランジスタ１７が遮断状態であるから、パル
ス幅を決める時定数CRに対してトランジスタ１
７のベース電流は影響を及ぼさない。また、入力
トリガ信号の到来がパルス幅に比べて、十分長い
周期であるか、または非常に少ない場合には、回
路中のトランジスタの多くが遮断状態のままとな
る第３図の回路によれば、従来の回路に比べて消
費電力の節減が可能である。
ンジスタ１４のコレクタ−エミツタ間飽和電圧に
よつて決まり、厳密には接地電位ではないが、ト
ランジスタ１４の飽和抵抗を低く選定し、抵抗Ｒ
の値を大きく設定してコレクタ電流を少なくして
おけば基準電圧VRに対して十分無視できる値に
することができる。また、容量Ｃの放電時間はト
ランジスタ１４のコレクタ電流で決まるが、所望
のパルス幅には無関係である。容量Ｃの充電期間
はトランジスタ１７が遮断状態であるから、パル
ス幅を決める時定数CRに対してトランジスタ１
７のベース電流は影響を及ぼさない。また、入力
トリガ信号の到来がパルス幅に比べて、十分長い
周期であるか、または非常に少ない場合には、回
路中のトランジスタの多くが遮断状態のままとな
る第３図の回路によれば、従来の回路に比べて消
費電力の節減が可能である。
以上、本発明に係る一実施例につき本発明を説
明したが、NPNトランジスタとPNPトランジス
タを置き換えても同様に動作することは明らかで
あり、本発明は特許請求の範囲記載のすべてに及
ぶものである。
明したが、NPNトランジスタとPNPトランジス
タを置き換えても同様に動作することは明らかで
あり、本発明は特許請求の範囲記載のすべてに及
ぶものである。
第１図は単安定マルチバイブレータの従来例を
示す回路接続図、第２図は本発明による単安定マ
ルチバイブレータの動作を説明するための機能ブ
ロツク図、第３図は本発明による単安定マルチバ
イブレータの具体的な一実施例を示す回路接続
図、第４図は第３図の動作を説明するための各部
の電圧波形図である。 １，２，３……トランジスタスイツチ回路、４
……入力端子、５……差動比較回路、６……出力
端子、Ｒ……抵抗（抵抗値）、Ｃ……容量（容量
値）、Vcc……電源電圧、VR……基準電圧、Ａ…
…端子、１１，１５，１７，１９，２０，２１，
２３，２６，２７……抵抗、１２，１４，１６，
１７，１８，２４，２５，２８……トランジス
タ、１３……ダイオード、３１，３２，３３，３
４……各部電圧波形。
示す回路接続図、第２図は本発明による単安定マ
ルチバイブレータの動作を説明するための機能ブ
ロツク図、第３図は本発明による単安定マルチバ
イブレータの具体的な一実施例を示す回路接続
図、第４図は第３図の動作を説明するための各部
の電圧波形図である。 １，２，３……トランジスタスイツチ回路、４
……入力端子、５……差動比較回路、６……出力
端子、Ｒ……抵抗（抵抗値）、Ｃ……容量（容量
値）、Vcc……電源電圧、VR……基準電圧、Ａ…
…端子、１１，１５，１７，１９，２０，２１，
２３，２６，２７……抵抗、１２，１４，１６，
１７，１８，２４，２５，２８……トランジス
タ、１３……ダイオード、３１，３２，３３，３
４……各部電圧波形。
Claims (1)
- １ 第１および第２の電源端子間に設けられた抵
抗および容量の直列接続回路と、これら抵抗およ
び容量の接続点に接続され導通状態時に前記容量
を放電する第１トランジスタスイツチ回路と、前
記第１および第２の電源端子間に設けられこれら
端子間の電源電圧の分圧電圧を基準電圧として発
生する抵抗分圧回路と、前記容量の充電電圧を前
記基準電圧と比較する差動比較回路と、この差動
比較回路に動作電流を供給して前記差動比較回路
に比較動作を行なわせしめる電流供給源と、導通
状態時に前記電流供給源を遮断する第２のトラン
ジスタスイツチ回路と、トリガ信号に応答して前
記第１および第２のトランジスタスイツチ回路の
両方を導通状態から遮断状態にする手段と、前記
差動比較回路の出力に応答して、前記容量の充電
電圧が前記基準電圧に達する時点まで前記第１お
よび第２のトランジスタスイツチ回路を遮断状態
に保持する第３のトランジスタスイツチ回路とを
備えることを特徴とする単安定マルチバイブレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56044585A JPS57159119A (en) | 1981-03-26 | 1981-03-26 | Monostable multivibrator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56044585A JPS57159119A (en) | 1981-03-26 | 1981-03-26 | Monostable multivibrator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57159119A JPS57159119A (en) | 1982-10-01 |
| JPH0154885B2 true JPH0154885B2 (ja) | 1989-11-21 |
Family
ID=12695554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56044585A Granted JPS57159119A (en) | 1981-03-26 | 1981-03-26 | Monostable multivibrator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57159119A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973959A (ja) * | 1972-11-15 | 1974-07-17 |
-
1981
- 1981-03-26 JP JP56044585A patent/JPS57159119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57159119A (en) | 1982-10-01 |
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