JPS6117628Y2 - - Google Patents
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- Publication number
- JPS6117628Y2 JPS6117628Y2 JP16754080U JP16754080U JPS6117628Y2 JP S6117628 Y2 JPS6117628 Y2 JP S6117628Y2 JP 16754080 U JP16754080 U JP 16754080U JP 16754080 U JP16754080 U JP 16754080U JP S6117628 Y2 JPS6117628 Y2 JP S6117628Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparator
- output
- resistor
- level value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 11
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
本考案は、ヒステリシス幅決定回路に関する。
従来、コンパレータ等に入力電圧がスレシホー
ルド電圧付近にある場合、入力電圧や電源電圧な
どのわずかな変動に対応して出力が変化してしま
うためヒステリシスループを持たせてその誤動作
を防止している。しかしながらヒステリシスルー
プのハイレベル値とローレベル値とは独立に設定
することは出来ず互いに影響し合つていた。
ルド電圧付近にある場合、入力電圧や電源電圧な
どのわずかな変動に対応して出力が変化してしま
うためヒステリシスループを持たせてその誤動作
を防止している。しかしながらヒステリシスルー
プのハイレベル値とローレベル値とは独立に設定
することは出来ず互いに影響し合つていた。
第１図は従来例に係るヒステリシス幅決定回路
の回路図である。
の回路図である。
図において１０はコンパレータであり、反転入
力端子（−）に入力電圧ＶINが印加され、非反転
入力端子（＋）には電源電圧ＶCCが抵抗器R1と
抵抗器R2により分圧されて印加され、かつ非反
転入力端子（＋）はコンパレータ１０の出力電圧
ＶOUTが抵抗器R3を介して帰還され、この端子の
電圧が比較電圧Ｖ0になる。第２図は第１図に示
すコンパレータ回路の動作波形図を示す。ここ
で、ヒステリシス幅をΔＶ、そのヒステリシスル
ープのハイレベル値をＶTH、ローレベル値をＶTL
とするとハイレベル値ＶTHおよびローレベル値Ｖ
TLは電源電圧ＶCCおよび出力電圧ＶOUTによる周
知の演算増幅器における所定の関係をもつて決定
される。すなわちコンパレータ１０は入力電圧Ｖ
INが上昇してハイレベル値ＶTHを超えると、出力
電圧ＶOUTがローレベル電圧ＶOLになり、比較電
圧ＶOがＶTLになる。次に入力電圧ＶINが下降し
てローレベル値ＶTL以下になり、ＶOがＶTHにな
る。出力電圧ＶOUTはハイレベル電圧ＶOHとな
る。つまり、（ＶTH−ＶTL）すなわちΔＶボルト
のヒステリシス幅を持つて出力電圧ＶOUTが反転
される。
力端子（−）に入力電圧ＶINが印加され、非反転
入力端子（＋）には電源電圧ＶCCが抵抗器R1と
抵抗器R2により分圧されて印加され、かつ非反
転入力端子（＋）はコンパレータ１０の出力電圧
ＶOUTが抵抗器R3を介して帰還され、この端子の
電圧が比較電圧Ｖ0になる。第２図は第１図に示
すコンパレータ回路の動作波形図を示す。ここ
で、ヒステリシス幅をΔＶ、そのヒステリシスル
ープのハイレベル値をＶTH、ローレベル値をＶTL
とするとハイレベル値ＶTHおよびローレベル値Ｖ
TLは電源電圧ＶCCおよび出力電圧ＶOUTによる周
知の演算増幅器における所定の関係をもつて決定
される。すなわちコンパレータ１０は入力電圧Ｖ
INが上昇してハイレベル値ＶTHを超えると、出力
電圧ＶOUTがローレベル電圧ＶOLになり、比較電
圧ＶOがＶTLになる。次に入力電圧ＶINが下降し
てローレベル値ＶTL以下になり、ＶOがＶTHにな
る。出力電圧ＶOUTはハイレベル電圧ＶOHとな
る。つまり、（ＶTH−ＶTL）すなわちΔＶボルト
のヒステリシス幅を持つて出力電圧ＶOUTが反転
される。
ここで、ヒステリシスのハイレベル値ＶTHおよ
びローレベル値ＶTLを決定するための等価回路を
第３図ａ，ｂに示す。
びローレベル値ＶTLを決定するための等価回路を
第３図ａ，ｂに示す。
第３図ａはハイレベル値ＶTHを決定する等価回
路であり、第３図ｂはローレベル値ＶTLを決定す
る等価回路である。今、第３図ａにおいて、入力
電圧ＶINが上昇した場合、コンパレータ１０の出
力が反転する時点の非反転入力端子（＋）の電圧
はＶTHであり、反転する時の出力電圧ＶOUTはＶO
Ｈである。非反転入力端子（＋）とコンパレータ
１０の入力端子とのインピーダンスはR3であ
る。したがつて、非反転入力端子（＋）の比較電
圧ＶOすなわちハイレベル値ＶTHを求める回路
は、抵抗器R1の一端に電源電圧ＶCCが印加さ
れ、抵抗器R3の一端にハイレベル電圧ＶOHが印
加され、R1，R3の接続点と抵抗器R2の一端とが
接続され、抵抗器R2の他端は接地される。そし
てこの接続点における電位ＶOがハイレベル値ＶT
Ｈに相当する。また、第３図ｂについても同様で
あり、抵抗器R3の一端にはローレベル電圧ＶOL
が印加されることになる。
路であり、第３図ｂはローレベル値ＶTLを決定す
る等価回路である。今、第３図ａにおいて、入力
電圧ＶINが上昇した場合、コンパレータ１０の出
力が反転する時点の非反転入力端子（＋）の電圧
はＶTHであり、反転する時の出力電圧ＶOUTはＶO
Ｈである。非反転入力端子（＋）とコンパレータ
１０の入力端子とのインピーダンスはR3であ
る。したがつて、非反転入力端子（＋）の比較電
圧ＶOすなわちハイレベル値ＶTHを求める回路
は、抵抗器R1の一端に電源電圧ＶCCが印加さ
れ、抵抗器R3の一端にハイレベル電圧ＶOHが印
加され、R1，R3の接続点と抵抗器R2の一端とが
接続され、抵抗器R2の他端は接地される。そし
てこの接続点における電位ＶOがハイレベル値ＶT
Ｈに相当する。また、第３図ｂについても同様で
あり、抵抗器R3の一端にはローレベル電圧ＶOL
が印加されることになる。
ここで、例えばローレベル値ＶTLを設定するに
は、電源電圧ＶCCと抵抗器R1，R2およびR3の値
を変えることによつて行なわれるがこのとき、こ
のローレベル値ＶTLの決定に伴ないハイレベル値
ＶTHも変化してしまう。すなわち、単独で、いい
かえればＶTHとＶTLとを独立に設定することはど
きないことになる。
は、電源電圧ＶCCと抵抗器R1，R2およびR3の値
を変えることによつて行なわれるがこのとき、こ
のローレベル値ＶTLの決定に伴ないハイレベル値
ＶTHも変化してしまう。すなわち、単独で、いい
かえればＶTHとＶTLとを独立に設定することはど
きないことになる。
本考案の目的は、ヒステリシスループのハイレ
ベル値とローレベル値とを互いに影響し合うこと
なく、各々独立に設定することが出来るヒステリ
シス幅決定回路を提供することにある。
ベル値とローレベル値とを互いに影響し合うこと
なく、各々独立に設定することが出来るヒステリ
シス幅決定回路を提供することにある。
以下本考案を実施例図面に従つて説明する。第
４図は本考案の実施例に係るヒステリシス幅決定
回路の回路図である。第４図において、コンパレ
ータ１０の反転入力端子（−）に入力電圧ＶINが
印加され、非反転入力端子（＋）には電源電圧Ｖ
CCが抵抗器R1を介して印加される。コンパレー
タ１０の出力電圧ＶOUTは抵抗器R3を介してNPN
型トランジスタＴrにベースに印加され、該ベー
スは抵抗器R4を介して接地される。トランジス
タＴrのコレクタには電源電圧ＶCCが印加され、
エミツタは抵抗器R2を介して接地される。かつ
非反転入力端子（＋）に接地される。コンパレー
タ１０の動作はすでに述べた第１図の従来のコン
パレータ回路と同様であり、出力電圧ＶOUTがハ
イレベル電圧ＶOHの時はベースの電位はハイレベ
ルとなるためトランジスタＴrはオンとなる。ト
ランジスタＴrはエミツタホロワであるからトラ
ンジスタＴrの出力インピーダンスは極めて低
い。このため抵抗器R1およびR2の存在にかかわ
らずエミツタ電圧はトランジスタＴrのベース電
圧からベース・エミツタ間電圧を差引いた電圧に
クランプされた状態になる。すなわち抵抗器R1
およびR2は実質的に無視され、エミツタの電位
ＶOすなわちハイレベル値ＶTHを求める等価回路
は第５図ａとなる。この等価回路は抵抗器R3の
一端にハイレベル電圧ＶOHが印加され、抵抗器
R3の他端は抵抗器R4を介して接地され、かつ順
方向にダイオードＤを介してハイレベル値ＶTHが
取り出される。ここで、ダイオードＤはトランジ
スタＴrのベース・エミツタ間電圧を等価的に表
わしたものである。その結果、ダイオードＤにお
ける電圧降下を無視した場合のハイレベル値ＶTH
は次式で与えられる。
４図は本考案の実施例に係るヒステリシス幅決定
回路の回路図である。第４図において、コンパレ
ータ１０の反転入力端子（−）に入力電圧ＶINが
印加され、非反転入力端子（＋）には電源電圧Ｖ
CCが抵抗器R1を介して印加される。コンパレー
タ１０の出力電圧ＶOUTは抵抗器R3を介してNPN
型トランジスタＴrにベースに印加され、該ベー
スは抵抗器R4を介して接地される。トランジス
タＴrのコレクタには電源電圧ＶCCが印加され、
エミツタは抵抗器R2を介して接地される。かつ
非反転入力端子（＋）に接地される。コンパレー
タ１０の動作はすでに述べた第１図の従来のコン
パレータ回路と同様であり、出力電圧ＶOUTがハ
イレベル電圧ＶOHの時はベースの電位はハイレベ
ルとなるためトランジスタＴrはオンとなる。ト
ランジスタＴrはエミツタホロワであるからトラ
ンジスタＴrの出力インピーダンスは極めて低
い。このため抵抗器R1およびR2の存在にかかわ
らずエミツタ電圧はトランジスタＴrのベース電
圧からベース・エミツタ間電圧を差引いた電圧に
クランプされた状態になる。すなわち抵抗器R1
およびR2は実質的に無視され、エミツタの電位
ＶOすなわちハイレベル値ＶTHを求める等価回路
は第５図ａとなる。この等価回路は抵抗器R3の
一端にハイレベル電圧ＶOHが印加され、抵抗器
R3の他端は抵抗器R4を介して接地され、かつ順
方向にダイオードＤを介してハイレベル値ＶTHが
取り出される。ここで、ダイオードＤはトランジ
スタＴrのベース・エミツタ間電圧を等価的に表
わしたものである。その結果、ダイオードＤにお
ける電圧降下を無視した場合のハイレベル値ＶTH
は次式で与えられる。
ＶTH＝ＶOH×Ｒ４／Ｒ３＋Ｒ４ …(1)
次に、出力電圧ＶOUTがローレベル電圧ＶOLの
時は、通常ＶOUTはダイオード１個の端子電圧以
下の残留電圧となり、このＶOUTがトランジスタ
Ｔrのベース・エミツタ間のダイオード特性によ
り相殺される結果トランジスタＴrはオフにな
る。したがつてローレベル値ＶTLを求める等価回
路は第５図ｂに如くになる。この等価回路は抵抗
器R1の一端に電源電圧ＶCCが印加され、抵抗器
R1の他端は抵抗器R2を介して接地され、ローレ
ベル値ＶTLが取り出される。このローレベル値Ｖ
TLは次式で与えられる。
時は、通常ＶOUTはダイオード１個の端子電圧以
下の残留電圧となり、このＶOUTがトランジスタ
Ｔrのベース・エミツタ間のダイオード特性によ
り相殺される結果トランジスタＴrはオフにな
る。したがつてローレベル値ＶTLを求める等価回
路は第５図ｂに如くになる。この等価回路は抵抗
器R1の一端に電源電圧ＶCCが印加され、抵抗器
R1の他端は抵抗器R2を介して接地され、ローレ
ベル値ＶTLが取り出される。このローレベル値Ｖ
TLは次式で与えられる。
ＶTL＝ＶCC×Ｒ２／Ｒ１＋Ｒ２ …(2)
上式(1)および(2)から明らかなように、互いに共
通の抵抗器を有さないため、ハイレベル値ＶTHお
よびローレベル値ＶTLを個々の設定することが可
能となる。
通の抵抗器を有さないため、ハイレベル値ＶTHお
よびローレベル値ＶTLを個々の設定することが可
能となる。
以上の如く、本考案のヒステリシス幅決定回路
は、ヒステリシスのローレベル値およびハイレベ
ル値を個々にかつ任意の値に簡単に設定できる。
は、ヒステリシスのローレベル値およびハイレベ
ル値を個々にかつ任意の値に簡単に設定できる。
なお、第４図本案実施例回路において説明した
トランジスタＴrは例えばFETなどの他の能動素
子等のスイツチ素子に置き替えることも可能であ
る。
トランジスタＴrは例えばFETなどの他の能動素
子等のスイツチ素子に置き替えることも可能であ
る。
第１図は従来例に係るヒステリシス幅決定回路
の回路図、第２図は第１図の回路の動作波形図、
第３図ａは第１図の回路のハイレベル値を決定す
る等価回路図、第３図ｂは第１図の回路のローレ
ベル値を決定する等価回路図である。第４図は本
考案の実施例に係るヒステリシス幅決定回路の回
路図、第５図ａは第４図の回路のハイレベルを決
定する等価回路図、第５図ｂは第４図の回路のロ
ーレベルを決定する等価回路図である。 １０……コンパレータ、R1，R2……入力側分
圧回路の抵抗器（R1…第１の抵抗、R2…第２の
抵抗）、R3，R4……出力側分圧回路の抵抗器、Ｖ
IN……入力電圧、ＶCC……電源電圧、ＶOUT……
出力電圧、Ｔr……トランジスタ（スイツチ素
子）。
の回路図、第２図は第１図の回路の動作波形図、
第３図ａは第１図の回路のハイレベル値を決定す
る等価回路図、第３図ｂは第１図の回路のローレ
ベル値を決定する等価回路図である。第４図は本
考案の実施例に係るヒステリシス幅決定回路の回
路図、第５図ａは第４図の回路のハイレベルを決
定する等価回路図、第５図ｂは第４図の回路のロ
ーレベルを決定する等価回路図である。 １０……コンパレータ、R1，R2……入力側分
圧回路の抵抗器（R1…第１の抵抗、R2…第２の
抵抗）、R3，R4……出力側分圧回路の抵抗器、Ｖ
IN……入力電圧、ＶCC……電源電圧、ＶOUT……
出力電圧、Ｔr……トランジスタ（スイツチ素
子）。
Claims (1)
- 【実用新案登録請求の範囲】 非反転入力端子に第１の抵抗および第２の抵抗
を含む入力側分圧回路を介して固定の電圧が印加
され、反転入力端子に変動する入力電圧が印加さ
れるコンパレータと、 このコンパレータの出力電圧を分圧して引き出
す出力側分圧回路と、 前記出力側分圧回路で引き出された電圧が制御
端子に印加されかつ、所定の一定電圧が電源端子
に印加され、出力端子を前記コンパレータの非反
転入力端子に接続したトランジスタであつて、前
記コンパレータの反転入力端子に印加される入力
電圧が前記出力側分圧回路によつてあらかじめ設
定される第１の電圧値以上のときオフ動作し、前
記入力電圧が前記第１と第２の抵抗器によつてあ
らかじめ設定される第２の電圧値以下のときオン
動作をするトランジスタと、 前記反転入力端子に印加される入力電圧が前記
第１の電圧値以上に上るとき、および第２の電圧
値以下に下るとき論理レベルが反転する前記コン
パレータの出力電圧を取り出す出力端子とを備え
てなるヒステリシス幅決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16754080U JPS6117628Y2 (ja) | 1980-11-25 | 1980-11-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16754080U JPS6117628Y2 (ja) | 1980-11-25 | 1980-11-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5791342U JPS5791342U (ja) | 1982-06-05 |
| JPS6117628Y2 true JPS6117628Y2 (ja) | 1986-05-29 |
Family
ID=29526169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16754080U Expired JPS6117628Y2 (ja) | 1980-11-25 | 1980-11-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117628Y2 (ja) |
-
1980
- 1980-11-25 JP JP16754080U patent/JPS6117628Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5791342U (ja) | 1982-06-05 |
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