JPH0155493B2 - - Google Patents
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- JPH0155493B2 JPH0155493B2 JP56126609A JP12660981A JPH0155493B2 JP H0155493 B2 JPH0155493 B2 JP H0155493B2 JP 56126609 A JP56126609 A JP 56126609A JP 12660981 A JP12660981 A JP 12660981A JP H0155493 B2 JPH0155493 B2 JP H0155493B2
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- sorting
- memory
- address
- data
- read
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明はメモリに記憶されたデータを特定の順
序になるように入れ替えるメモリソーテイング回
路に関する。
序になるように入れ替えるメモリソーテイング回
路に関する。
従来メモリソーテイングのほとんどはソフトウ
エアによりある特定の番地と別の番地を順次比較
し、入れ替えるものであつた。しかしこの手法は
膨大なデータ量をあつかう場合は演算時間が極め
て多くなり、個々の演算は高速で行なわれても演
算回数が多いソーテイングについては多くの処理
時間を要していた。
エアによりある特定の番地と別の番地を順次比較
し、入れ替えるものであつた。しかしこの手法は
膨大なデータ量をあつかう場合は演算時間が極め
て多くなり、個々の演算は高速で行なわれても演
算回数が多いソーテイングについては多くの処理
時間を要していた。
そこで本発明はメモリソーテイングにおいて、
処理装置にできるだけ負荷をかけずに短時間でソ
ーテイングを行なうためのメモリソーテイング回
路を提供することを目的とする。またメモリソー
テイングといつても多種多様であるが、本発明は
特にあるメモリ領域のデータを大小順に入れ替え
るのに好適なメモリソーテイング回路を提供する
ものである。
処理装置にできるだけ負荷をかけずに短時間でソ
ーテイングを行なうためのメモリソーテイング回
路を提供することを目的とする。またメモリソー
テイングといつても多種多様であるが、本発明は
特にあるメモリ領域のデータを大小順に入れ替え
るのに好適なメモリソーテイング回路を提供する
ものである。
この目的を達成するため本発明は、メモリのあ
る領域（ソーテイング領域）のデータを大小順に
入れ替えるメモリソーテイング回路において、 ソーテイング領域の読出しアドレスをソーテイ
ング領域の先頭から順に指定するメモリ読出しア
ドレス指定回路と、 ソーテイングされたデータの書き込みアドレス
を順に指定するメモリ書込みアドレス指定回路
と、 ソーテイングワーキングメモリと、 このソーテイングワーキングメモリの読出しア
ドレスを順に指定するソーテイングカウンタと、 前記メモリのデータ線と前記ソーテイングワー
キングメモリのアドレス線と前記ソーテイングカ
ウンタの出力線との間に設けられ、ライトモード
信号により前記メモリのデータ線と前記ソーテイ
ングワーキングメモリのアドレス線とを接続し、
リードモード信号により前記ソーテイングカウン
タの出力線と前記ソーテイングワーキングメモリ
のアドレス線とを接続し、前記ソーテイングワー
キングメモリから読み出された特定データにより
前記ソーテイングカウンタの出力線と前記メモリ
のデータ線とを接続するデータ送出切替回路と、 これらを制御する主制御回路 とを備え、前記主制御回路が、 外部からのソーテイング開始命令により前記メ
モリ読出しアドレス指定回路にアドレスの設定を
指示し、前記メモリに読出しを指示し、前記デー
タ送出切替回路および前記ソーテイングワーキン
グメモリにライトモード信号を送出して前記メモ
リから読み出したデータをアドレスとして前記ソ
ーテイングワーキングメモリに前記特定データを
書込む機能と、 この特定データの書込み後に前記メモリ書込み
アドレス指定回路にアドレスの設定を指示し、前
記データ送出切替回路および前記ソーテイングワ
ーキングメモリにリードモード信号を送出して前
記ソーテイングカウンタの出力をアドレスとして
前記ソーテイングワーキングメモリからデータを
読出す機能と、 前記ソーテイングワーキングメモリからのデー
タ読出し中に前記ソーテイングワーキングメモリ
から前記特定データ以外のデータを読み出した場
合は前記ソーテイングカウンタにカウントアツプ
（またはカウントダウン）を指示し、一方特定デ
ータを読み出した場合は前記メモリに書込みを指
示した後前記メモリ書込みアドレス指定回路に次
のアドレスの設定を指示し、前記ソーテイングカ
ウンタにカウントアツプ（またはカウントダウ
ン）を指示して前記特定データが読み出されたソ
ーテイグワーキングメモリのアドレスを順にメモ
リに書き込む機能とを設けたものである。
る領域（ソーテイング領域）のデータを大小順に
入れ替えるメモリソーテイング回路において、 ソーテイング領域の読出しアドレスをソーテイ
ング領域の先頭から順に指定するメモリ読出しア
ドレス指定回路と、 ソーテイングされたデータの書き込みアドレス
を順に指定するメモリ書込みアドレス指定回路
と、 ソーテイングワーキングメモリと、 このソーテイングワーキングメモリの読出しア
ドレスを順に指定するソーテイングカウンタと、 前記メモリのデータ線と前記ソーテイングワー
キングメモリのアドレス線と前記ソーテイングカ
ウンタの出力線との間に設けられ、ライトモード
信号により前記メモリのデータ線と前記ソーテイ
ングワーキングメモリのアドレス線とを接続し、
リードモード信号により前記ソーテイングカウン
タの出力線と前記ソーテイングワーキングメモリ
のアドレス線とを接続し、前記ソーテイングワー
キングメモリから読み出された特定データにより
前記ソーテイングカウンタの出力線と前記メモリ
のデータ線とを接続するデータ送出切替回路と、 これらを制御する主制御回路 とを備え、前記主制御回路が、 外部からのソーテイング開始命令により前記メ
モリ読出しアドレス指定回路にアドレスの設定を
指示し、前記メモリに読出しを指示し、前記デー
タ送出切替回路および前記ソーテイングワーキン
グメモリにライトモード信号を送出して前記メモ
リから読み出したデータをアドレスとして前記ソ
ーテイングワーキングメモリに前記特定データを
書込む機能と、 この特定データの書込み後に前記メモリ書込み
アドレス指定回路にアドレスの設定を指示し、前
記データ送出切替回路および前記ソーテイングワ
ーキングメモリにリードモード信号を送出して前
記ソーテイングカウンタの出力をアドレスとして
前記ソーテイングワーキングメモリからデータを
読出す機能と、 前記ソーテイングワーキングメモリからのデー
タ読出し中に前記ソーテイングワーキングメモリ
から前記特定データ以外のデータを読み出した場
合は前記ソーテイングカウンタにカウントアツプ
（またはカウントダウン）を指示し、一方特定デ
ータを読み出した場合は前記メモリに書込みを指
示した後前記メモリ書込みアドレス指定回路に次
のアドレスの設定を指示し、前記ソーテイングカ
ウンタにカウントアツプ（またはカウントダウ
ン）を指示して前記特定データが読み出されたソ
ーテイグワーキングメモリのアドレスを順にメモ
リに書き込む機能とを設けたものである。
以下図面に従つて本発明の実施例を詳細に説明
する。
する。
第１図は本発明を説明するための概略構成図
で、中央処理装置（CPU）１及びメモリ２に対
して以下に述べる構成のメモリソーテイング回路
としてのソーテイング制御部３がプログラムバス
４、DMAバス（ダイレクト・メモリ・アクセス
バス）５を介して接続する。
で、中央処理装置（CPU）１及びメモリ２に対
して以下に述べる構成のメモリソーテイング回路
としてのソーテイング制御部３がプログラムバス
４、DMAバス（ダイレクト・メモリ・アクセス
バス）５を介して接続する。
ソーテイング制御部３の構成を第２図に示す。
６はメモリソーテイングの先頭アドレスを記憶す
る先頭アドレスレジスタ、７はメモリソーテイン
グの最終アドレスを記憶する最終アドレスレジス
タ、８はメモリ２の読み出しあるいは書き込みを
行なうアドレスを指定するメモリアドレスカウン
タ、９は最終アドレスレジスタ７の内容とメモリ
アドレスカウンタ８の内容とが一致すると一致信
号S1を送出するコインシイデンス回路であり、こ
れらの先頭アドレスレジスタ６、最終アドレスレ
ジスタ７、メモリアドレスカウンタ８、コインシ
イデンス回路９によりソーテイング領域の読出し
アドレスをソーテイング領域の先頭から順に指定
するメモリ読出しアドレス指定回路とソーテイン
グされたデータの書込みアドレスを順に指定する
メモリ書込みアドレス指定回路が構成されてい
る。１０はメモリ２のデータの入れ替えに使用さ
れるソーテイングワーキングメモリ、１１は前記
ソーテイング・ワーキング・メモリ１０の読出し
アドレスを順次指定するソーテイングカウンタ、
１２はメモリ２のデータ線１４とソーテイングワ
ーキングメモリ１０のアドレス線１３とソーテイ
ングカウンタ１１の出力線との間に設けられ、ラ
イトモード信号によりデータ線１４とアドレス線
１３とを接続し、リードモード信号によりソーテ
イングカウンタ１１の出力線とアドレス線１３と
を接続し、ソーテイングワーキングメモリ１０の
読み出しデータが特定データであるときソーテイ
ングカウンタ１１の出力線とデータ線１４とを接
続するデータ送出切替回路、１５は上記レジス
タ、カウンタ類及びデータ送出切替回路１２等の
動作を制御する主制御回路、１６はメモリ２に対
するメモリ制御回路、１７はメモリ２のアドレス
線である。
６はメモリソーテイングの先頭アドレスを記憶す
る先頭アドレスレジスタ、７はメモリソーテイン
グの最終アドレスを記憶する最終アドレスレジス
タ、８はメモリ２の読み出しあるいは書き込みを
行なうアドレスを指定するメモリアドレスカウン
タ、９は最終アドレスレジスタ７の内容とメモリ
アドレスカウンタ８の内容とが一致すると一致信
号S1を送出するコインシイデンス回路であり、こ
れらの先頭アドレスレジスタ６、最終アドレスレ
ジスタ７、メモリアドレスカウンタ８、コインシ
イデンス回路９によりソーテイング領域の読出し
アドレスをソーテイング領域の先頭から順に指定
するメモリ読出しアドレス指定回路とソーテイン
グされたデータの書込みアドレスを順に指定する
メモリ書込みアドレス指定回路が構成されてい
る。１０はメモリ２のデータの入れ替えに使用さ
れるソーテイングワーキングメモリ、１１は前記
ソーテイング・ワーキング・メモリ１０の読出し
アドレスを順次指定するソーテイングカウンタ、
１２はメモリ２のデータ線１４とソーテイングワ
ーキングメモリ１０のアドレス線１３とソーテイ
ングカウンタ１１の出力線との間に設けられ、ラ
イトモード信号によりデータ線１４とアドレス線
１３とを接続し、リードモード信号によりソーテ
イングカウンタ１１の出力線とアドレス線１３と
を接続し、ソーテイングワーキングメモリ１０の
読み出しデータが特定データであるときソーテイ
ングカウンタ１１の出力線とデータ線１４とを接
続するデータ送出切替回路、１５は上記レジス
タ、カウンタ類及びデータ送出切替回路１２等の
動作を制御する主制御回路、１６はメモリ２に対
するメモリ制御回路、１７はメモリ２のアドレス
線である。
次に上記構成のソーテイング制御部の作用につ
いて説明する。
いて説明する。
まず中央処理装置１からメモリ２のソーテイン
グ先頭アドレス情報とソーテイング最終アドレス
情報を受け取り、主制御回路１５から送出するセ
ツト信号S2により各々先頭アドレスレジスタ６、
最終アドレスレジスタ７にセツトする。次に中央
処理装置１からソーテイング開始命令を受ける
と、主制御回路１５はカウンタプリセツト信号S3
を送出し、メモリアドレスカウンタ８の内容をソ
ーテイング先頭アドレスにプリセツトすると共に
メモリ制御回路１６にトリガをかけ、メモリ２の
アクセスを可能とする。
グ先頭アドレス情報とソーテイング最終アドレス
情報を受け取り、主制御回路１５から送出するセ
ツト信号S2により各々先頭アドレスレジスタ６、
最終アドレスレジスタ７にセツトする。次に中央
処理装置１からソーテイング開始命令を受ける
と、主制御回路１５はカウンタプリセツト信号S3
を送出し、メモリアドレスカウンタ８の内容をソ
ーテイング先頭アドレスにプリセツトすると共に
メモリ制御回路１６にトリガをかけ、メモリ２の
アクセスを可能とする。
メモリ２のソーテイング先頭アドレスから読み
出されたデータはデータ線１４を介してデータ送
出切替回路１２に与えられる。データ送出切替回
路１２は主制御回路１５から送出されるライトモ
ード信号S4によりデータ線１４からのデータをア
ドレス線１３に送出するように切り替わつてお
り、メモリ２の読み出しデータがソーテイングワ
ーキングメモリ１０にアドレスデータとして与え
られる。前記ライトモード信号S4はまたソーテイ
ングワーキングメモリ１０に供給されており、ソ
ーテイングワーキングメモリ１０はこの信号によ
りメモリ２の読み出しデータの内容をアドレスと
して“１”を書き込む。
出されたデータはデータ線１４を介してデータ送
出切替回路１２に与えられる。データ送出切替回
路１２は主制御回路１５から送出されるライトモ
ード信号S4によりデータ線１４からのデータをア
ドレス線１３に送出するように切り替わつてお
り、メモリ２の読み出しデータがソーテイングワ
ーキングメモリ１０にアドレスデータとして与え
られる。前記ライトモード信号S4はまたソーテイ
ングワーキングメモリ１０に供給されており、ソ
ーテイングワーキングメモリ１０はこの信号によ
りメモリ２の読み出しデータの内容をアドレスと
して“１”を書き込む。
一例としてソーテイング先頭アドレスをＭ番
地、ソーテイング最終アドレスをＮ番地とする
と、メモリアドレスカウンタ８はまずＭにセツト
され、メモリ２からＭ番地のデータが読み出され
る。このデータを“F5DE”とすると、ソーテイ
ングワーキングメモリ１０の“F5DE”番地に
“１”が書き込まれる。次に主制御回路１５はメ
モリアドレスカウンタ８にカウントアツプ信号S5
を送出し、メモリ２の読み出しアドレスを（Ｍ＋
１）番地にすると共に再びメモリ制御回路１６に
トリガをかけ、（Ｍ＋１）番地のデータを読み出
してくる。この読み出しデータを“421F”とす
ると、上記と同様にソーテイングワーキングメモ
リ１０の“421F”番地に“１”が書き込まれる。
以下この動作をソーテイング最終アドレスＮ番地
が読み出されるまで繰り返す。メモリ２の１ワー
ドが16ビツトとするとソーテイングワーキングメ
モリ１０は64kビツトのメモリが必要である。
地、ソーテイング最終アドレスをＮ番地とする
と、メモリアドレスカウンタ８はまずＭにセツト
され、メモリ２からＭ番地のデータが読み出され
る。このデータを“F5DE”とすると、ソーテイ
ングワーキングメモリ１０の“F5DE”番地に
“１”が書き込まれる。次に主制御回路１５はメ
モリアドレスカウンタ８にカウントアツプ信号S5
を送出し、メモリ２の読み出しアドレスを（Ｍ＋
１）番地にすると共に再びメモリ制御回路１６に
トリガをかけ、（Ｍ＋１）番地のデータを読み出
してくる。この読み出しデータを“421F”とす
ると、上記と同様にソーテイングワーキングメモ
リ１０の“421F”番地に“１”が書き込まれる。
以下この動作をソーテイング最終アドレスＮ番地
が読み出されるまで繰り返す。メモリ２の１ワー
ドが16ビツトとするとソーテイングワーキングメ
モリ１０は64kビツトのメモリが必要である。
メモリアドレスカウンタ８の内容がＮになり、
メモリ２の読み出しアドレスがソーテイング最終
番地と一致すると、コインシイデンス回路９から
主制御回路１５に一致信号S1が送出される。主制
御回路１５はメモリ２のＭ番地からＮ番地までの
データが全て検索されたことになるのでデータの
検索段階を終了し、次の段階にうつる。
メモリ２の読み出しアドレスがソーテイング最終
番地と一致すると、コインシイデンス回路９から
主制御回路１５に一致信号S1が送出される。主制
御回路１５はメモリ２のＭ番地からＮ番地までの
データが全て検索されたことになるのでデータの
検索段階を終了し、次の段階にうつる。
まず主制御回路１５からプリセツト信号S3が送
出され、メモリアドレスカウンタ８を再びＭにプ
リセツトする。また主制御回路１５から送出され
ていたライトモード信号S4はこの段階ではなくな
り、ソーテイングワーキングメモリ１０はリード
モードになつていると共にデータ送出切替回路１
２はソーテイングカウンタ１１の内容をアドレス
線１３に送出するように切り替わつている。この
ためソーテイングワーキングメモリ１０からソー
テイングカウンタ１１の内容で示されるアドレス
のデータが読み出される。この読み出しデータ信
号S6は主制御回路１５とデータ送出切替回路１２
に与えられるようになつている。主制御回路１５
はソーテイングカウンタ１１にカウントアツプ信
号S7を送出し、ソーテイングワーキングメモリ１
０から“１”が読み出されるまでソーテイングカ
ウンタ１１を高速でカウントアツプする。メモリ
２のＭ番地からＮ番地までのデータで最小の値を
例えば“00FE”とすると、ソーテイングカウン
タ１１の内容が“00FE”になつた時ソーテイン
グワーキングメモリ１０から“１”が読み出され
る。主制御回路１５はソーテイングワーキングメ
モリ１０から“１”が読み出されると、カウント
アツプ信号S7の送出を止め、ソーテイングカウン
タ１１を“00FE”のままストツプさせると共に
メモリ制御回路１６にトリガをかける。一方デー
タ送出切替回路１２はソーテイングワーキングメ
モリ１０の読み出しデータが“１”であることに
よつてソーテイングカウンタ１１の内容をメモリ
２のデータ線１４に送出するよう切り替わる。
出され、メモリアドレスカウンタ８を再びＭにプ
リセツトする。また主制御回路１５から送出され
ていたライトモード信号S4はこの段階ではなくな
り、ソーテイングワーキングメモリ１０はリード
モードになつていると共にデータ送出切替回路１
２はソーテイングカウンタ１１の内容をアドレス
線１３に送出するように切り替わつている。この
ためソーテイングワーキングメモリ１０からソー
テイングカウンタ１１の内容で示されるアドレス
のデータが読み出される。この読み出しデータ信
号S6は主制御回路１５とデータ送出切替回路１２
に与えられるようになつている。主制御回路１５
はソーテイングカウンタ１１にカウントアツプ信
号S7を送出し、ソーテイングワーキングメモリ１
０から“１”が読み出されるまでソーテイングカ
ウンタ１１を高速でカウントアツプする。メモリ
２のＭ番地からＮ番地までのデータで最小の値を
例えば“00FE”とすると、ソーテイングカウン
タ１１の内容が“00FE”になつた時ソーテイン
グワーキングメモリ１０から“１”が読み出され
る。主制御回路１５はソーテイングワーキングメ
モリ１０から“１”が読み出されると、カウント
アツプ信号S7の送出を止め、ソーテイングカウン
タ１１を“00FE”のままストツプさせると共に
メモリ制御回路１６にトリガをかける。一方デー
タ送出切替回路１２はソーテイングワーキングメ
モリ１０の読み出しデータが“１”であることに
よつてソーテイングカウンタ１１の内容をメモリ
２のデータ線１４に送出するよう切り替わる。
メモリ２はアドレス線１７を介して与えられる
Ｍ番地にデータ線１４を介して与えられるソーテ
イングカウンタ１１の内容“00FE”を書き込む。
メモリ２の書き込みが終了すると、主制御回路１
５はカウントアツプ信号S5を送出してメモリアド
レスカウンタ８を（Ｍ＋１）にすると共にソーテ
イングカウンタ１１に再びカウントアツプ信号S7
を送出し続ける。そしてソーテイングワーキング
メモリ１０からまた“１”が読み出されると、そ
のときのソーテイングカウンタ１１の内容をメモ
リ２の（Ｍ＋１）番地に書き込む。以下同様の動
作を繰り返し、メモリアドレスカウンタ８がＮに
なつてコインシイデンス回路９から一致信号S1が
出ると動作を終了する。
Ｍ番地にデータ線１４を介して与えられるソーテ
イングカウンタ１１の内容“00FE”を書き込む。
メモリ２の書き込みが終了すると、主制御回路１
５はカウントアツプ信号S5を送出してメモリアド
レスカウンタ８を（Ｍ＋１）にすると共にソーテ
イングカウンタ１１に再びカウントアツプ信号S7
を送出し続ける。そしてソーテイングワーキング
メモリ１０からまた“１”が読み出されると、そ
のときのソーテイングカウンタ１１の内容をメモ
リ２の（Ｍ＋１）番地に書き込む。以下同様の動
作を繰り返し、メモリアドレスカウンタ８がＮに
なつてコインシイデンス回路９から一致信号S1が
出ると動作を終了する。
このようにしてソーテイングワーキングメモリ
１０から“１”が読み出されるごとにそのときの
ソーテイングカウンタ１１の内容をメモリ２に書
き込むと、メモリ２のＭ番地からＮ番地のデータ
は小さい順に入れ替わる。
１０から“１”が読み出されるごとにそのときの
ソーテイングカウンタ１１の内容をメモリ２に書
き込むと、メモリ２のＭ番地からＮ番地のデータ
は小さい順に入れ替わる。
上記ソーテイング制御方式の作用をまとめて図
で示すと第３図の様になる。メモリ２のソーテイ
ング領域Ｍ番地からＮ番地までのデータを順に読
み出し、このデータをアドレスとしてソーテイン
グワーキングメモリ１０に“１”を書き込む。次
にソーテイングワーキングメモリ１０を０番地か
ら順にに高速で読み出し、“１”が読み出される
ごとにそのときのソーテイングワーキングメモリ
１０のアドレスをメモリ２のＭ番地から順に書き
込む。２′はソーテイング終了後のメモリ２の一
部を示す。
で示すと第３図の様になる。メモリ２のソーテイ
ング領域Ｍ番地からＮ番地までのデータを順に読
み出し、このデータをアドレスとしてソーテイン
グワーキングメモリ１０に“１”を書き込む。次
にソーテイングワーキングメモリ１０を０番地か
ら順にに高速で読み出し、“１”が読み出される
ごとにそのときのソーテイングワーキングメモリ
１０のアドレスをメモリ２のＭ番地から順に書き
込む。２′はソーテイング終了後のメモリ２の一
部を示す。
メモリ２のデータを上記とは逆に大きい順に入
れ替える場合には、メモリ２のソーテイング領域
のデータを順に読み出し、上記の如くこのデータ
をソーテイングワーキングメモリ１０のアドレス
として“１”を書き込んだ後ソーテイングカウン
タ１１を“FFFF”にセツトし、これを上記とは
逆にカウントダウンして“１”が読み出されるソ
ーテイングワーキングメモリ１０のアドレスをメ
モリ２に順に書き込むことによつて達成できる。
またソーテイング領域内に同一のデータが重複し
てある場合は、ソーテイングカウンタ１１がキヤ
リイ信号（又はボロー信号）の送出をもつてソー
テイングの終了とする。
れ替える場合には、メモリ２のソーテイング領域
のデータを順に読み出し、上記の如くこのデータ
をソーテイングワーキングメモリ１０のアドレス
として“１”を書き込んだ後ソーテイングカウン
タ１１を“FFFF”にセツトし、これを上記とは
逆にカウントダウンして“１”が読み出されるソ
ーテイングワーキングメモリ１０のアドレスをメ
モリ２に順に書き込むことによつて達成できる。
またソーテイング領域内に同一のデータが重複し
てある場合は、ソーテイングカウンタ１１がキヤ
リイ信号（又はボロー信号）の送出をもつてソー
テイングの終了とする。
以上詳細に説明したように本発明によれば、処
理装置は単にソーテイング領域を指定する情報と
ソーテイング命令を与えるだけでよく、ソーテイ
ングが行なわれている間他の処理を実行できるよ
うになつて処理装置の利用効率が向上する効果が
あり、またソーテイングが短時間で行なわれる効
果がある。本発明は特にランダムに入力される漢
字コードにより、該漢字のフオントデータをデイ
スク、FDD等のメモリ装置から読み出す場合、
多数のフオントデータを該メモリ装置から短時間
で読み出せるように入力漢字コードをそのフオン
トデータの格納アドレス順に並べかえるのに有用
である。
理装置は単にソーテイング領域を指定する情報と
ソーテイング命令を与えるだけでよく、ソーテイ
ングが行なわれている間他の処理を実行できるよ
うになつて処理装置の利用効率が向上する効果が
あり、またソーテイングが短時間で行なわれる効
果がある。本発明は特にランダムに入力される漢
字コードにより、該漢字のフオントデータをデイ
スク、FDD等のメモリ装置から読み出す場合、
多数のフオントデータを該メモリ装置から短時間
で読み出せるように入力漢字コードをそのフオン
トデータの格納アドレス順に並べかえるのに有用
である。
第１図は本発明の説明に供する概略構成図、第
２図はソーテイング制御部の構成を示すブロツク
図、第３図は本発明の作用の説明図である。 １…中央処理装置、２…メモリ、３…ソーテイ
ング制御部、４…プログラムバス、５…DMAバ
ス、６…先頭アドレスレジスタ、７…最終アドレ
スレジスタ、８…メモリアドレスカウンタ、９…
コインシイデンス回路、１０…ソーテイングワー
キングメモリ、１１…ソーテイングカウンタ、１
２…データ送出切替回路、１３…アドレス線、１
４…データ線、１５…主制御回路、１６…メモリ
制御回路、１７…アドレス線。
２図はソーテイング制御部の構成を示すブロツク
図、第３図は本発明の作用の説明図である。 １…中央処理装置、２…メモリ、３…ソーテイ
ング制御部、４…プログラムバス、５…DMAバ
ス、６…先頭アドレスレジスタ、７…最終アドレ
スレジスタ、８…メモリアドレスカウンタ、９…
コインシイデンス回路、１０…ソーテイングワー
キングメモリ、１１…ソーテイングカウンタ、１
２…データ送出切替回路、１３…アドレス線、１
４…データ線、１５…主制御回路、１６…メモリ
制御回路、１７…アドレス線。
Claims (1)
- 【特許請求の範囲】 １ メモリのある領域（ソーテイング領域）のデ
ータを大小順に入れ替えるメモリソーテイング回
路において、 ソーテイング領域の読出しアドレスをソーテイ
ング領域の先頭から順に指定するメモリ読出しア
ドレス指定回路と、 ソーテイングされたデータの書き込みアドレス
を順に指定するメモリ書込みアドレス指定回路
と、 ソーテイングワーキングメモリと、 このソーテイングワーキングメモリの読出しア
ドレスを順に指定するソーテイングカウンタと、 前記メモリのデータ線と前記ソーテイングワー
キングメモリのアドレス線と前記ソーテイングカ
ウンタの出力線との間に設けられ、ライトモード
信号により前記メモリのデータ線と前記ソーテイ
ングワーキングメモリのアドレス線とを接続し、
リードモード信号により前記ソーテイングカウン
タの出力線と前記ソーテイングワーキングメモリ
のアドレス線とを接続し、前記ソーテイングワー
キングメモリから読み出された特定データにより
前記ソーテイングカウンタの出力線と前記メモリ
のデータ線とを接続するデータ送出切替回路と、 これらを制御する主制御回路 とを備え、前記主制御回路が、 外部からのソーテイング開始命令により前記メ
モリ読出しアドレス指定回路にアドレスの設定を
指示し、前記メモリに読出しを指示し、前記デー
タ送出切替回路および前記ソーテイングワーキン
グメモリにライトモード信号を送出して前記メモ
リから読み出したデータをアドレスとして前記ソ
ーテイングワーキングメモリに前記特定データを
書込む機能と、 この特定データの書込み後に前記メモリ書込み
アドレス指定回路にアドレスの設定を指示し、前
記データ送出切替回路および前記ソーテイングワ
ーキングメモリにリードモード信号を送出して前
記ソーテイングカウンタの出力をアドレスとして
前記ソーテイングワーキングメモリからデータを
読出す機能と、 前記ソーテイングワーキングメモリからのデー
タ読出し中に前記ソーテイングワーキングメモリ
から前記特定データ以外のデータを読み出した場
合は前記ソーテイングカウンタにカウントアツプ
（またはカウントダウン）を指示し、一方特定デ
ータを読み出した場合は前記メモリに書込みを指
示した後前記メモリ書込みアドレス指定回路に次
のアドレスの設定を指示し、前記ソーテイングカ
ウンタにカウントアツプ（またはカウントダウ
ン）を指示して前記特定データが読み出されたソ
ーテイングワーキングメモリのアドレスを順にメ
モリに書き込む機能とを有することを特徴とする
メモリソーテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126609A JPS5829046A (ja) | 1981-08-14 | 1981-08-14 | メモリソーティング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126609A JPS5829046A (ja) | 1981-08-14 | 1981-08-14 | メモリソーティング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829046A JPS5829046A (ja) | 1983-02-21 |
| JPH0155493B2 true JPH0155493B2 (ja) | 1989-11-24 |
Family
ID=14939426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126609A Granted JPS5829046A (ja) | 1981-08-14 | 1981-08-14 | メモリソーティング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829046A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243741A (ja) * | 1984-05-17 | 1985-12-03 | Japan Radio Co Ltd | デ−タソ−トの方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216547B2 (ja) * | 1972-08-25 | 1977-05-10 |
-
1981
- 1981-08-14 JP JP56126609A patent/JPS5829046A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829046A (ja) | 1983-02-21 |
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