JPH06161945A - メモリデータ転送装置 - Google Patents
メモリデータ転送装置Info
- Publication number
- JPH06161945A JPH06161945A JP4318184A JP31818492A JPH06161945A JP H06161945 A JPH06161945 A JP H06161945A JP 4318184 A JP4318184 A JP 4318184A JP 31818492 A JP31818492 A JP 31818492A JP H06161945 A JPH06161945 A JP H06161945A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control unit
- data transfer
- data
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＩＣメモリ間のデータ転送において、バスを
介さずに高速で効率よくデータ転送を行うことを目的と
する。 【構成】 メモリＡとメモリＢとの間でデータ転送する
とき、メモリデータ転送制御部５は、メイン制御部（不
図示）からの転送指令をうけてメモリＡのビットライン
２とメモリＢのビットライン７を介してデータを高速に
転送する。この間、入出力制御部３、８からバス４への
データ入出力は停止される。これによりバス４はメイン
制御部の制御により他の部分のデータ転送に使用する事
ができる。
介さずに高速で効率よくデータ転送を行うことを目的と
する。 【構成】 メモリＡとメモリＢとの間でデータ転送する
とき、メモリデータ転送制御部５は、メイン制御部（不
図示）からの転送指令をうけてメモリＡのビットライン
２とメモリＢのビットライン７を介してデータを高速に
転送する。この間、入出力制御部３、８からバス４への
データ入出力は停止される。これによりバス４はメイン
制御部の制御により他の部分のデータ転送に使用する事
ができる。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ、情報処理
装置等に利用するメモリ間のデータ転送装置に関するも
のである。
装置等に利用するメモリ間のデータ転送装置に関するも
のである。
【０００２】
【従来の技術】近年、メモリは急速に大容量化が進んで
おり、メモリのデータをブロック転送する処理が増えて
いる。
おり、メモリのデータをブロック転送する処理が増えて
いる。
【０００３】以下に従来のメモリデータ転送装置につい
て説明する。図２は従来のメモリデータ転送装置の構成
を示す図である。図２において、９、１３はそれぞれメ
モリＡおよびメモリＢである。１０、１４はそれぞれメ
モリＡおよびメモリＢのビットラインで４本の線からな
る。１２はバスである。１１、１５はメモリＡおよびメ
モリＢの入出力制御部で、それぞれビットラインを介し
てメモリと接続し、またバス１２と接続している。
て説明する。図２は従来のメモリデータ転送装置の構成
を示す図である。図２において、９、１３はそれぞれメ
モリＡおよびメモリＢである。１０、１４はそれぞれメ
モリＡおよびメモリＢのビットラインで４本の線からな
る。１２はバスである。１１、１５はメモリＡおよびメ
モリＢの入出力制御部で、それぞれビットラインを介し
てメモリと接続し、またバス１２と接続している。
【０００４】以下従来のメモリ転送装置において、メモ
リＡの連続したＮワードをメモリＢへ転送する場合の動
作について説明する。
リＡの連続したＮワードをメモリＢへ転送する場合の動
作について説明する。
【０００５】メモリＡとメモリＢのアドレスポインタを
メイン制御部（図示してない）にセットする。次にメモ
リＡをリード側、メモリＢをライト側にし、入出力制御
部１１および入出力制御部１５で入出力するアドレスの
ビットラインを選択し、バス１２を経由して１ワードデ
ータをメモリＡからメモリＢへ転送する。以下、両メモ
リのアドレスポインタをインクリメントしながら合計Ｎ
回繰り返し転送を行う。
メイン制御部（図示してない）にセットする。次にメモ
リＡをリード側、メモリＢをライト側にし、入出力制御
部１１および入出力制御部１５で入出力するアドレスの
ビットラインを選択し、バス１２を経由して１ワードデ
ータをメモリＡからメモリＢへ転送する。以下、両メモ
リのアドレスポインタをインクリメントしながら合計Ｎ
回繰り返し転送を行う。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の転送装置では、転送を行っている間はメイン制御部
は、転送命令あるいはアドレスポインタのインクリメン
トの信号を出し続けなければならない。また、１メモリ
サイクルで１ワードしか転送できず、かつ、バスはこの
転送に使用しているので別のデータ転送に使う事はでき
ないという問題を有していた。
来の転送装置では、転送を行っている間はメイン制御部
は、転送命令あるいはアドレスポインタのインクリメン
トの信号を出し続けなければならない。また、１メモリ
サイクルで１ワードしか転送できず、かつ、バスはこの
転送に使用しているので別のデータ転送に使う事はでき
ないという問題を有していた。
【０００７】本発明は上記従来の問題を解決するもの
で、メイン制御部はメモリデータ転送命令を出すだけで
よく、データ転送している間はメモリＡとメモリＢ以外
を使用する処理ができるようになる。また転送も高速に
行う事ができるという優れた装置を提供することを目的
とする。
で、メイン制御部はメモリデータ転送命令を出すだけで
よく、データ転送している間はメモリＡとメモリＢ以外
を使用する処理ができるようになる。また転送も高速に
行う事ができるという優れた装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は上記従来の問題
を解決するもので、複数のメモリと、前記各メモリとバ
スとの間にあって、各メモリのデータ入出力を制御する
入出力制御部と、前記複数のメモリのビットラインに接
続され、メイン制御部からのデータ転送命令を受けて前
記ビットラインを介してメモリ間のデータ転送を行うと
ともに、前記入出力制御部に対しデータ転送中のメモリ
とバスとの間のデータ入出力を停止するように制御する
データ転送制御部とを備えたものである。
を解決するもので、複数のメモリと、前記各メモリとバ
スとの間にあって、各メモリのデータ入出力を制御する
入出力制御部と、前記複数のメモリのビットラインに接
続され、メイン制御部からのデータ転送命令を受けて前
記ビットラインを介してメモリ間のデータ転送を行うと
ともに、前記入出力制御部に対しデータ転送中のメモリ
とバスとの間のデータ入出力を停止するように制御する
データ転送制御部とを備えたものである。
【０００９】
【作用】この構成によって、メイン制御部からメモリデ
ータ転送命令を出すことにより、メモリデータ転送制御
部５が転送終了までの制御を独立で行い、その間はメモ
リＡ、Ｂ以外を使用した処理がメイン制御部でできるよ
うになる。また、ビットライン間でデータを転送するた
め、１メモリサイクルで数ワード同時に転送でき、高速
化を図る事ができる。
ータ転送命令を出すことにより、メモリデータ転送制御
部５が転送終了までの制御を独立で行い、その間はメモ
リＡ、Ｂ以外を使用した処理がメイン制御部でできるよ
うになる。また、ビットライン間でデータを転送するた
め、１メモリサイクルで数ワード同時に転送でき、高速
化を図る事ができる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるメ
モリデータ転送装置の構成を示す図である。図１におい
て、１、６はそれぞれメモリＡ、メモリＢである。２、
７は４本の線からなるビットライン、４はバス、３、８
はそれぞれメモリＡ、メモリＢの入出力制御部で、ビッ
トラインを介してメモリと接続し、またバス４と接続し
ている。５は両メモリのビットラインに接続し、メモリ
間のデータ転送を行うメモリデータ転送制御部である。
しながら説明する。図１は本発明の一実施例におけるメ
モリデータ転送装置の構成を示す図である。図１におい
て、１、６はそれぞれメモリＡ、メモリＢである。２、
７は４本の線からなるビットライン、４はバス、３、８
はそれぞれメモリＡ、メモリＢの入出力制御部で、ビッ
トラインを介してメモリと接続し、またバス４と接続し
ている。５は両メモリのビットラインに接続し、メモリ
間のデータ転送を行うメモリデータ転送制御部である。
【００１１】以上のように構成されたメモリデータ転送
装置について、メモリＡからメモリＢへデータ転送する
場合の動作を説明する。
装置について、メモリＡからメモリＢへデータ転送する
場合の動作を説明する。
【００１２】メモリデータ転送制御部５はメイン制御部
（図示してない）からメモリＡの転送元先頭アドレスと
メモリＢの転送先先頭アドレスおよび転送ワード数を受
取り、メモリデータ転送動作を始める。入出力制御部３
および入出力制御部８はその間、共にバスへの入出力と
ビットラインの選択動作を停止する。従って、バスがメ
イン制御部での他の転送に利用できるようになる。
（図示してない）からメモリＡの転送元先頭アドレスと
メモリＢの転送先先頭アドレスおよび転送ワード数を受
取り、メモリデータ転送動作を始める。入出力制御部３
および入出力制御部８はその間、共にバスへの入出力と
ビットラインの選択動作を停止する。従って、バスがメ
イン制御部での他の転送に利用できるようになる。
【００１３】この例の場合、両メモリ共４ワード分のビ
ットラインがあるため、両メモリのアドレスポインタは
１メモリサイクルで４アドレス増やし、１メモリサイク
ルで最大４ワードのデータをビットラインを経由して転
送する。従って、転送処理自体は、１ワードずつ転送す
る場合に比べて最大４倍の高速化が図れる。また、メモ
リデータ転送時に、メイン制御部で他の処理が行える事
を考えれば、より一層の効率化が図れる。
ットラインがあるため、両メモリのアドレスポインタは
１メモリサイクルで４アドレス増やし、１メモリサイク
ルで最大４ワードのデータをビットラインを経由して転
送する。従って、転送処理自体は、１ワードずつ転送す
る場合に比べて最大４倍の高速化が図れる。また、メモ
リデータ転送時に、メイン制御部で他の処理が行える事
を考えれば、より一層の効率化が図れる。
【００１４】
【発明の効果】複数のメモリ間にメモリデータ転送制御
部を設けることにより、バスを使用する事なく、ビット
ラインを経由させ１メモリサイクルで数ワードのメモリ
データを転送する事ができ、その間メイン制御部は他の
処理ができるという優れたメモリデータ転送装置を実現
できるものである。
部を設けることにより、バスを使用する事なく、ビット
ラインを経由させ１メモリサイクルで数ワードのメモリ
データを転送する事ができ、その間メイン制御部は他の
処理ができるという優れたメモリデータ転送装置を実現
できるものである。
【図１】本発明の一実施例におけるメモリデータ転送装
置の構成を示す図
置の構成を示す図
【図２】従来のメモリデータ転送装置の構成を示す図
１ メモリＡ ２ ビットライン ３ 入出力制御部 ４ バス ５ メモリデータ転送制御部 ６ メモリＢ ７ ビットライン ８ 入出力制御部 ９ メモリＡ １０ ビットライン １１ 入出力制御部 １２ バス １３ メモリＢ １４ ビットライン １５ 入出力制御部
Claims (1)
- 【請求項１】 複数のメモリと、前記各メモリとバスと
の間にあって、各メモリのデータ入出力を制御する入出
力制御部と、前記複数のメモリのビットラインに接続さ
れ、メイン制御部からのデータ転送命令を受けて前記ビ
ットラインを介してメモリ間のデータ転送を行うととも
に、前記入出力制御部に対しデータ転送中のメモリとバ
スとの間のデータ入出力を停止するように制御するデー
タ転送制御部とを備えたメモリデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318184A JPH06161945A (ja) | 1992-11-27 | 1992-11-27 | メモリデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318184A JPH06161945A (ja) | 1992-11-27 | 1992-11-27 | メモリデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161945A true JPH06161945A (ja) | 1994-06-10 |
Family
ID=18096397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4318184A Pending JPH06161945A (ja) | 1992-11-27 | 1992-11-27 | メモリデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518350A (ja) * | 2004-10-29 | 2008-05-29 | サムスン エレクトロニクス カンパニー リミテッド | マルチチップシステム及びそれのデータ伝送方法 |
-
1992
- 1992-11-27 JP JP4318184A patent/JPH06161945A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518350A (ja) * | 2004-10-29 | 2008-05-29 | サムスン エレクトロニクス カンパニー リミテッド | マルチチップシステム及びそれのデータ伝送方法 |
| JP4841559B2 (ja) * | 2004-10-29 | 2011-12-21 | サムスン エレクトロニクス カンパニー リミテッド | マルチチップシステム及びそれのデータ伝送方法 |
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