JPH02136951A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
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- JPH02136951A JPH02136951A JP28890288A JP28890288A JPH02136951A JP H02136951 A JPH02136951 A JP H02136951A JP 28890288 A JP28890288 A JP 28890288A JP 28890288 A JP28890288 A JP 28890288A JP H02136951 A JPH02136951 A JP H02136951A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＤＭＡ転送方式に関し、
データバス幅に一致しない複数バイトの転送を行う場合
に、マイクロプロセッサ側またはＩ／Ｏ制御装置で特別
な処理を必要とすることなく、ＤＭＡ転送を実行できる
ようにすることを目的とし、ＤＭＡコントローラと、該
ＤＭＡコントローラのデータバス幅と同じバス幅を有す
るＩ／Ｏ制御装置と、該Ｉ／Ｏ制御装置への転送データ
を格納している或いは該Ｉ／Ｏ制御装置からの転送デー
タを格納する記憶装置とを備えるＤＭＡ転送方式であっ
て、前記Ｉ／Ｏ制御装置からの一回のデータ転送要求信
号に対応した有効バイトステータス信号により、必要と
される転送バイト数だけをＤＭＡ転送するように構成す
る。
に、マイクロプロセッサ側またはＩ／Ｏ制御装置で特別
な処理を必要とすることなく、ＤＭＡ転送を実行できる
ようにすることを目的とし、ＤＭＡコントローラと、該
ＤＭＡコントローラのデータバス幅と同じバス幅を有す
るＩ／Ｏ制御装置と、該Ｉ／Ｏ制御装置への転送データ
を格納している或いは該Ｉ／Ｏ制御装置からの転送デー
タを格納する記憶装置とを備えるＤＭＡ転送方式であっ
て、前記Ｉ／Ｏ制御装置からの一回のデータ転送要求信
号に対応した有効バイトステータス信号により、必要と
される転送バイト数だけをＤＭＡ転送するように構成す
る。
本発明は、Ｄ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）転送方式に関する。
Ａｃｃｅｓｓ）転送方式に関する。
近年、マイクロプロセッサのデータ処理速度やＩ／Ｏ制
御装置の処理速度が向上してきている。その一つの要因
として、１６／３２ビツトのようにマイクロプロセッサ
の扱うビット幅が増大してきていることが挙げられる。
御装置の処理速度が向上してきている。その一つの要因
として、１６／３２ビツトのようにマイクロプロセッサ
の扱うビット幅が増大してきていることが挙げられる。
それに伴い、システムのデータバス幅もこれに統一され
つつある。このような環境の中でＤＭＡコントローラは
、メモリと１／Ｏ制御装置の間に介在しデータ転送を行
うが、Ｉ／Ｏ制御装置は必ずしもデータバス幅に一致し
たバイト単位の転送要求をしない場合がある。このため
、多ビツトバス幅時にもバイト単位の転送を行えるＤＭ
Ａ転送方式が要望されている。
つつある。このような環境の中でＤＭＡコントローラは
、メモリと１／Ｏ制御装置の間に介在しデータ転送を行
うが、Ｉ／Ｏ制御装置は必ずしもデータバス幅に一致し
たバイト単位の転送要求をしない場合がある。このため
、多ビツトバス幅時にもバイト単位の転送を行えるＤＭ
Ａ転送方式が要望されている。
従来の多ビツトバス幅でのＤＭＡ転送において、ＤＭＡ
コントローラに対するデータ転送バイト数はデータバス
幅単位の指定のみしか指定が許されていない。ところが
、Ｉ／Ｏ制御装置からはデータバス幅単位以外のバイト
単位でのデータ転送要求が発生ずることがある。このよ
うな場合、 Ｉ／Ｏ制御装置が要求するデータ転送数以
上の値をＤＭＡコントローラに設定１７、余分なデータ
転送を行うことになっていた。この余分なデータは、マ
イクロプロセッサ側または！７０制御装置側で必要とす
るデータと区別されるようになされていた。他の方法と
しては、ＤＭＡコントローラの動作設定を再度行うこと
により、データ転送を数回に分けて行うことが知られて
いる。しかし、前者の場合にはメモリのデータが破壊さ
れる可能性やＩ／Ｏ制御装置に複雑な制御を強いる恐れ
があり、後者の場合にはシステム性能の低下を招く恐れ
があった。
コントローラに対するデータ転送バイト数はデータバス
幅単位の指定のみしか指定が許されていない。ところが
、Ｉ／Ｏ制御装置からはデータバス幅単位以外のバイト
単位でのデータ転送要求が発生ずることがある。このよ
うな場合、 Ｉ／Ｏ制御装置が要求するデータ転送数以
上の値をＤＭＡコントローラに設定１７、余分なデータ
転送を行うことになっていた。この余分なデータは、マ
イクロプロセッサ側または！７０制御装置側で必要とす
るデータと区別されるようになされていた。他の方法と
しては、ＤＭＡコントローラの動作設定を再度行うこと
により、データ転送を数回に分けて行うことが知られて
いる。しかし、前者の場合にはメモリのデータが破壊さ
れる可能性やＩ／Ｏ制御装置に複雑な制御を強いる恐れ
があり、後者の場合にはシステム性能の低下を招く恐れ
があった。
第４図は従来のＤＭＡ転送方式の一例を説明するための
図であり、同図（ａ）はタイミングチャートを示し、同
図（ｂ）はメモリ状態図を示すものである。ここで、デ
ータバス幅は４バイトであり、また、記憶装置は１バイ
ト毎の書き込みが可能な４つのメモリ部で構成されてい
るものとする。
図であり、同図（ａ）はタイミングチャートを示し、同
図（ｂ）はメモリ状態図を示すものである。ここで、デ
ータバス幅は４バイトであり、また、記憶装置は１バイ
ト毎の書き込みが可能な４つのメモリ部で構成されてい
るものとする。
第４図（ａ）に示されるように、例えば、 Ｉ／Ｏ制御
装置から９バイトの転送要求信号ＤＲＥＱが出力され、
記憶装置に９バイト分のデータを書き込む場合、Ｄ Ｍ
Ａコントローラは４バイトのデータバス幅の単位のみ
でしかＤＭＡ転送の設定を行うことができないため、Ｄ
ＭＡコントローラの設定は、１２バイト（４バイト×３
周ｐ、１１）、！：なる。すなわち、ＤＭＡコントロー
ラは、転送要求信号ＤＲＥＱを受けて３パスサイクル分
の転送応答信号＊ＤＡＣＫを出力する。
装置から９バイトの転送要求信号ＤＲＥＱが出力され、
記憶装置に９バイト分のデータを書き込む場合、Ｄ Ｍ
Ａコントローラは４バイトのデータバス幅の単位のみ
でしかＤＭＡ転送の設定を行うことができないため、Ｄ
ＭＡコントローラの設定は、１２バイト（４バイト×３
周ｐ、１１）、！：なる。すなわち、ＤＭＡコントロー
ラは、転送要求信号ＤＲＥＱを受けて３パスサイクル分
の転送応答信号＊ＤＡＣＫを出力する。
そして、第４図（ｂ）に示されるように、第１および第
２バスサイクルにおいては、それぞれ４バイト分のデー
タが記憶装置に転送され、４つのメモリ部にはデータラ
イン１〜４を介して有効なデータが書き込まれる。これ
により、８バイト分のデータが転送されたことになる。
２バスサイクルにおいては、それぞれ４バイト分のデー
タが記憶装置に転送され、４つのメモリ部にはデータラ
イン１〜４を介して有効なデータが書き込まれる。これ
により、８バイト分のデータが転送されたことになる。
しかし、第３バスサイクルにおいては、データライン１
を介して１つのメモリ部に転送される１バイト分のデー
タだけが有効データであり、他の３つのメモリ部に転送
されるデータはデータライン２〜４がＤｏｎ’ｔＣａｒ
ｅで不定データとなる。その結果、不要な３バイト分の
データが記憶装置内に書き込まれ、これらのデータをマ
イクロプロセッサ側またはＩ／Ｏ制御装置側において不
要なデータとして区別する処理が必要となっていた。
を介して１つのメモリ部に転送される１バイト分のデー
タだけが有効データであり、他の３つのメモリ部に転送
されるデータはデータライン２〜４がＤｏｎ’ｔＣａｒ
ｅで不定データとなる。その結果、不要な３バイト分の
データが記憶装置内に書き込まれ、これらのデータをマ
イクロプロセッサ側またはＩ／Ｏ制御装置側において不
要なデータとして区別する処理が必要となっていた。
上述したように、従来のＤＭＡ転送方式は、システムバ
ス側のビット数が増大することにより転送速度を向上す
ることが可能となるが、Ｉ／Ｏ制御装置からの端数バイ
ト数の処理に対してはマイクロプロセッサ側またはＩ／
Ｏ制御装置において、何らかの処理を行うことが必要と
されていた。
ス側のビット数が増大することにより転送速度を向上す
ることが可能となるが、Ｉ／Ｏ制御装置からの端数バイ
ト数の処理に対してはマイクロプロセッサ側またはＩ／
Ｏ制御装置において、何らかの処理を行うことが必要と
されていた。
本発明は、上述した従来のＤＭＡ転送方式が有する課題
に鑑み、データバス幅に一致しない複数バイトの転送を
行う場合に、マイクロプロセッサ側またはＩ／Ｏ制御装
置で特別な処理を必要とすることなく、ＤＭＡ転送を実
行できるようにすることを目的とする。
に鑑み、データバス幅に一致しない複数バイトの転送を
行う場合に、マイクロプロセッサ側またはＩ／Ｏ制御装
置で特別な処理を必要とすることなく、ＤＭＡ転送を実
行できるようにすることを目的とする。
第１図は本発明に係るＤＭＡ転送方式の原理を示すブロ
ック図である。
ック図である。
本発明によれば、ＤＭＡコントローラｌと、該ＤＭＡコ
ントローラｌのデータバス幅と同じバス幅を有するＩ／
Ｏ制御装置２と、該Ｉ／Ｏ制御装置２への転送データを
格納している或いはＨａ （７０制御装置２からの転送
データを格納する記憶装置３とを備えるＤＭＡ転送方式
であって、前記Ｉ／Ｏ制御装置２からの一回のデータ転
送要求信号ＤＲＩＥＱに対応した有効バイトステータス
信号４により、必要とされる転送バイト数だけをＤＭＡ
転送することを特徴とするＤＭＡ転送方式が提供される
。
ントローラｌのデータバス幅と同じバス幅を有するＩ／
Ｏ制御装置２と、該Ｉ／Ｏ制御装置２への転送データを
格納している或いはＨａ （７０制御装置２からの転送
データを格納する記憶装置３とを備えるＤＭＡ転送方式
であって、前記Ｉ／Ｏ制御装置２からの一回のデータ転
送要求信号ＤＲＩＥＱに対応した有効バイトステータス
信号４により、必要とされる転送バイト数だけをＤＭＡ
転送することを特徴とするＤＭＡ転送方式が提供される
。
上述した構成を有する本発明のＤＭＡ転送方式によれば
、Ｉ／Ｏ制御装置２からの一回のデータ転送要求信号Ｄ
ＲＥ口に対応した有効バイトステータス信号４により、
必要とされる転送バイト数だけがＤＭＡ転送されること
になる。すなわち、データ転送要求ＤＲＥＱと共に、−
回のデータ転送要求に対する有効バイト位置を示す有効
バイトステータス信号４がＩ／Ｏ制御装置２からＤＭＡ
コントローラ１に供給される。これにより、Ｉ／Ｏ制御
装置２のデータバス幅に関わらず、リアルタイムにＤＭ
Ａコントローラ１にデータ転送要求バイト数を知らせる
ことができ、 １７０制御装置２がデータバス幅に一致
しない転送要求を出しても、それに応じてＤＭＡコント
ローラ１は要求されたバイト数のみの転送サイクルでＤ
ＭＡ転送を実行することになる。
、Ｉ／Ｏ制御装置２からの一回のデータ転送要求信号Ｄ
ＲＥ口に対応した有効バイトステータス信号４により、
必要とされる転送バイト数だけがＤＭＡ転送されること
になる。すなわち、データ転送要求ＤＲＥＱと共に、−
回のデータ転送要求に対する有効バイト位置を示す有効
バイトステータス信号４がＩ／Ｏ制御装置２からＤＭＡ
コントローラ１に供給される。これにより、Ｉ／Ｏ制御
装置２のデータバス幅に関わらず、リアルタイムにＤＭ
Ａコントローラ１にデータ転送要求バイト数を知らせる
ことができ、 １７０制御装置２がデータバス幅に一致
しない転送要求を出しても、それに応じてＤＭＡコント
ローラ１は要求されたバイト数のみの転送サイクルでＤ
ＭＡ転送を実行することになる。
これによって、データバス幅に一致しない複数バイトの
転送を行う場合でも、マイクロプロセッサ側またはＩ／
Ｏ制御装置で特別な処理を必要とすることなく、ＤＭＡ
転送を実行することができる。
転送を行う場合でも、マイクロプロセッサ側またはＩ／
Ｏ制御装置で特別な処理を必要とすることなく、ＤＭＡ
転送を実行することができる。
以下、図面を参照して本発明に係るＤＭＡ転送方式の一
実施例を説明する。
実施例を説明する。
第２図は本発明のＤＭＡ転送方式の一実施例を示すブロ
ック回路図である。第２回には、バイトコントロールａ
能を持たないＤＭＡコントローラｌ、ハードディスク
を制御するＩ／Ｏ制御装置２゜ハードディスクドライブ
（ＨＤＤ）７．および。
ック回路図である。第２回には、バイトコントロールａ
能を持たないＤＭＡコントローラｌ、ハードディスク
を制御するＩ／Ｏ制御装置２゜ハードディスクドライブ
（ＨＤＤ）７．および。
記憶装置３で構成されたシステムが示されている。
ここで、データバス幅は４バイトで、記憶装置３は１バ
イト毎の書き込みが可能な４つのメモリ部３１〜３４で
構成されている。
イト毎の書き込みが可能な４つのメモリ部３１〜３４で
構成されている。
Ｉ／Ｏ制御装置２が送出している有効バイトステータス
ビット（有効バイトステータス信号）４は、例えば、各
１バイト分のメモリ部３１〜３４に毎に設けられた４本
の有効バイトステータス信号線を介して、ＤＭＡコント
ローラ１および対応するＮＡＮＤゲート１１〜１４の一
方の入力にそれぞれ供給されている。これらＮＡＮＤゲ
ート１１−１４の他方の入力には、ＤＭＡコントローラ
１からのアドレス信号の上位ビットをデコーダ１１〜１
４でデコードした信号（セレクト信号）がそれぞれ供給
され、また、ＮＡＮＤゲート５１〜５４の出力信号はデ
ータライン６１〜６４に対応したメモリ部３１〜３４の
チップセレクト端子（＊Ｃ３）に供給されている。
ビット（有効バイトステータス信号）４は、例えば、各
１バイト分のメモリ部３１〜３４に毎に設けられた４本
の有効バイトステータス信号線を介して、ＤＭＡコント
ローラ１および対応するＮＡＮＤゲート１１〜１４の一
方の入力にそれぞれ供給されている。これらＮＡＮＤゲ
ート１１−１４の他方の入力には、ＤＭＡコントローラ
１からのアドレス信号の上位ビットをデコーダ１１〜１
４でデコードした信号（セレクト信号）がそれぞれ供給
され、また、ＮＡＮＤゲート５１〜５４の出力信号はデ
ータライン６１〜６４に対応したメモリ部３１〜３４の
チップセレクト端子（＊Ｃ３）に供給されている。
ところで、システムの上で記憶装置３の管理は、プログ
ラム（ＯＳ： Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、
すなわらマイクロプロセッサユニット（ＭＰＵ）が行っ
ていることが一般的である。また、第２図に示されたＤ
ＭＡコントローラｌおよびＩ／Ｏ制御装置２もＭＰＵに
よって制御されている。従って、ＤＭＡコントローラｌ
が転送開始時の記憶装置３に対するアクセス時に、どの
データラインから最初にアクセスするかは、ＭＰＵがＤ
ＭＡコントローラ１とＩ／Ｏ制御装置２にそれぞれ知ら
せておくことが必要であるが、これらは、レジスタ設定
により行われ、再度ＭＰＵにより設定されない限りＩ／
Ｏ制御装置２は常に転送を行った次のバイト位置から有
効ステータスビットを発生ずるようになされている。
ラム（ＯＳ： Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、
すなわらマイクロプロセッサユニット（ＭＰＵ）が行っ
ていることが一般的である。また、第２図に示されたＤ
ＭＡコントローラｌおよびＩ／Ｏ制御装置２もＭＰＵに
よって制御されている。従って、ＤＭＡコントローラｌ
が転送開始時の記憶装置３に対するアクセス時に、どの
データラインから最初にアクセスするかは、ＭＰＵがＤ
ＭＡコントローラ１とＩ／Ｏ制御装置２にそれぞれ知ら
せておくことが必要であるが、これらは、レジスタ設定
により行われ、再度ＭＰＵにより設定されない限りＩ／
Ｏ制御装置２は常に転送を行った次のバイト位置から有
効ステータスビットを発生ずるようになされている。
この様な環境においてデータ転送を考えると、通常ＨＤ
Ｄ７からデータを読み出す場合には、プログラム自身や
アプリケーションの種々データのみを転送するが、その
場合には、転送ハイド数は、セクタ単位の読み出しとな
る。一般に、セクタは、２５６．５１２．／Ｏ２４等と
４の倍数でありシステムとしての端数の値ではない。し
かし、データ＋ＩＤ情報。
Ｄ７からデータを読み出す場合には、プログラム自身や
アプリケーションの種々データのみを転送するが、その
場合には、転送ハイド数は、セクタ単位の読み出しとな
る。一般に、セクタは、２５６．５１２．／Ｏ２４等と
４の倍数でありシステムとしての端数の値ではない。し
かし、データ＋ＩＤ情報。
データ十Ｅ ＣＣ（Ｅｒｒｏｒ ＣＣｏ１１ｅｃｔｉｎ
Ｃｏｄｅ） とデータ以外を合わせて読み出したい
といった状況ではこの限りではない。すなわち、ＩＤ情
報やＥＣＣは、５，７．９バイトといった奇数の値を持
つ場合があるからである。
Ｃｏｄｅ） とデータ以外を合わせて読み出したい
といった状況ではこの限りではない。すなわち、ＩＤ情
報やＥＣＣは、５，７．９バイトといった奇数の値を持
つ場合があるからである。
例えば、９バイトのＥＣＣと１セクタ＝ ／Ｏ２４バイ
トのデータを読み出す場合、最初の／Ｏ２４バイトは４
０倍敗であり、Ｉ／Ｏ制御装置２はＨＤ Ｄ ７から読
み出したシリアルデータをパラレル４ハ゛イト単位で整
えＤＭＡコントローラ１に転送要求を出す。この時には
、有効ステータスビットは、４ビット共にアクティブと
なり、メモリ部３１〜３４は全てにデータが書き込まれ
る。ＥＣＣについても、最初の２ワード（８バイト）は
、同様に転送されるが、その次のサイクルでは有効ステ
ータスビットは、データライン６１に対応する１バイト
分のみが有効となりメモリ３１にのめ書き込まれ、全て
の転送データが書き込まれるとＤＭＡ転送が終了するご
とになる。
トのデータを読み出す場合、最初の／Ｏ２４バイトは４
０倍敗であり、Ｉ／Ｏ制御装置２はＨＤ Ｄ ７から読
み出したシリアルデータをパラレル４ハ゛イト単位で整
えＤＭＡコントローラ１に転送要求を出す。この時には
、有効ステータスビットは、４ビット共にアクティブと
なり、メモリ部３１〜３４は全てにデータが書き込まれ
る。ＥＣＣについても、最初の２ワード（８バイト）は
、同様に転送されるが、その次のサイクルでは有効ステ
ータスビットは、データライン６１に対応する１バイト
分のみが有効となりメモリ３１にのめ書き込まれ、全て
の転送データが書き込まれるとＤＭＡ転送が終了するご
とになる。
第３図は第２図におけるＤＭＡ転送方式を説明するため
の図であり、同図（ａ）はタイミングチャートを示し、
同図（ｂ）はメモリ状態図を示すものである。
の図であり、同図（ａ）はタイミングチャートを示し、
同図（ｂ）はメモリ状態図を示すものである。
第３図（ａ）に示されるように、Ｉ／Ｏ制御装置２は、
データ転送要求信号ＤＲＥＱをアサートすると同時に、
−回のデータ転送要求に対する有効バイト位置を示す有
効バイトステータスビット４をアサートする。ＤＭＡコ
ントローラ１は、データ転送要求信号ＤＲＥＱに対して
データ転送応答信号＊ＤＡＣＫメモリリード信号＊ＭＲ
Ｄおよびアドレス信号をアサートする。このとき、Ｉ／
Ｏ制御装置２は、有効バイトステータスビット４がアク
ティブとなっているデータラインにのみ有効データを送
出する。外部回路或いはＤＭＡコントローラｌで有効バ
イトステータスヒ゛・ント４がアクティフ゛となってし
）るデータラインのメモリ部にのみ書き込み動作を実行
することにより、Ｉ／Ｏ制御装置２が要求したバイト数
のみのデータ転送が実行されることになる。
データ転送要求信号ＤＲＥＱをアサートすると同時に、
−回のデータ転送要求に対する有効バイト位置を示す有
効バイトステータスビット４をアサートする。ＤＭＡコ
ントローラ１は、データ転送要求信号ＤＲＥＱに対して
データ転送応答信号＊ＤＡＣＫメモリリード信号＊ＭＲ
Ｄおよびアドレス信号をアサートする。このとき、Ｉ／
Ｏ制御装置２は、有効バイトステータスビット４がアク
ティブとなっているデータラインにのみ有効データを送
出する。外部回路或いはＤＭＡコントローラｌで有効バ
イトステータスヒ゛・ント４がアクティフ゛となってし
）るデータラインのメモリ部にのみ書き込み動作を実行
することにより、Ｉ／Ｏ制御装置２が要求したバイト数
のみのデータ転送が実行されることになる。
ＤＭＡコントローラ１は、 Ｉ／Ｏ制御装置２がデータ
ライン６１〜６４に対する有効ハイドステータスビット
４（有効バイトステータス信号４本の内の第４番目のス
テータス信号）がアクティブになったことを検出すると
、次のアドレス信号を送出する。そして、有効バイトス
テータスビット４の有効ビット数により現在のバスサイ
クルで転送しているバイト数をカウントしてＤＭＡコン
トローラｌの制御に使用する。
ライン６１〜６４に対する有効ハイドステータスビット
４（有効バイトステータス信号４本の内の第４番目のス
テータス信号）がアクティブになったことを検出すると
、次のアドレス信号を送出する。そして、有効バイトス
テータスビット４の有効ビット数により現在のバスサイ
クルで転送しているバイト数をカウントしてＤＭＡコン
トローラｌの制御に使用する。
従って、このように全転送数がデータバス幅の単位と一
致しないバイト数であっても、Ｉ／Ｏ制御装置が要求し
たバイト数だけの転送が可能となる。
致しないバイト数であっても、Ｉ／Ｏ制御装置が要求し
たバイト数だけの転送が可能となる。
上述した実施例において、ｒ／Ｏ制御装置２が送出して
いる有効バイトステータス信号４は、各１バイト分のメ
モリ部３１・〜３４に毎に設けられた４本の有効バイト
ステータス信号線を介して、ＤＭＡコントローラ１およ
び対応するＮ Ａ Ｎ Ｄゲート５１〜５４の一方の入
力に供給されるようになされている。
いる有効バイトステータス信号４は、各１バイト分のメ
モリ部３１・〜３４に毎に設けられた４本の有効バイト
ステータス信号線を介して、ＤＭＡコントローラ１およ
び対応するＮ Ａ Ｎ Ｄゲート５１〜５４の一方の入
力に供給されるようになされている。
しかし、有効バイトステータス信号４を他の信号と区別
するための処理を必要とするが、新たに有効バイトステ
ータス信号線を設けることなく、有効バイトステータス
信号４をデータバス或いはアドレスバスを介して送出す
ることもできる。
するための処理を必要とするが、新たに有効バイトステ
ータス信号線を設けることなく、有効バイトステータス
信号４をデータバス或いはアドレスバスを介して送出す
ることもできる。
以上、詳述したように、本発明に係るＤＭＡ転送方式は
、Ｉ／Ｏ制御装置からのデータ転送要求信号に対応した
有効バイトステータス信号で必要とされる転送バイト数
だけをＤＭＡ転送するごとによって、データバス幅に一
致しない複数バイトの転送を行う場合でも、マイクロプ
ロセンサ側またはＩ／Ｏ制御装置で特別な処理を必要と
することなく、ＤＭＡ転送を実行することができる。
、Ｉ／Ｏ制御装置からのデータ転送要求信号に対応した
有効バイトステータス信号で必要とされる転送バイト数
だけをＤＭＡ転送するごとによって、データバス幅に一
致しない複数バイトの転送を行う場合でも、マイクロプ
ロセンサ側またはＩ／Ｏ制御装置で特別な処理を必要と
することなく、ＤＭＡ転送を実行することができる。
【図面の簡単な説明】
第１図は本発明に係るＤＭＡ転送方式の原理を示すブロ
ック図、 第２図は本発明のＤＭＡ転送方式の一実施例を示すブロ
ック回路図、 第３図は第２図におけるＤＭＡ転送方式を説明するため
の図、 第４図は従来のＤＭＡ転送方式の一例を説明するための
図である。 （符号の説明） ｌ・・・ＤＭＡコントローラ、 ２・・・Ｉ／Ｏ制御装置、 ３・・・記憶装置、 ４・・・有効バイトステータス信号、 ７・・・ハードディスクドライブ、 １１〜１４・・・デコーダ、 ３１〜３４・・・メモリ部、 ５１〜５４・・・ＮＡＮＤゲート、 ６１〜６４・・・データライン、 ＤＲＥＱ・・・データ転送要求信号、 本ＤＡＣＫ・・・データ転送応答信号、＊ＭＲＤ・・・
メモリ・リード信号、 本Ｍｌ・・・メモリ・ライト信号。 第
ック図、 第２図は本発明のＤＭＡ転送方式の一実施例を示すブロ
ック回路図、 第３図は第２図におけるＤＭＡ転送方式を説明するため
の図、 第４図は従来のＤＭＡ転送方式の一例を説明するための
図である。 （符号の説明） ｌ・・・ＤＭＡコントローラ、 ２・・・Ｉ／Ｏ制御装置、 ３・・・記憶装置、 ４・・・有効バイトステータス信号、 ７・・・ハードディスクドライブ、 １１〜１４・・・デコーダ、 ３１〜３４・・・メモリ部、 ５１〜５４・・・ＮＡＮＤゲート、 ６１〜６４・・・データライン、 ＤＲＥＱ・・・データ転送要求信号、 本ＤＡＣＫ・・・データ転送応答信号、＊ＭＲＤ・・・
メモリ・リード信号、 本Ｍｌ・・・メモリ・ライト信号。 第
Claims (1)
- 【特許請求の範囲】 １、ＤＭＡコントローラ（１）と、該ＤＭＡコントロー
ラのデータバス幅と同じバス幅を有するＩ／Ｏ制御装置
（２）と、該Ｉ／Ｏ制御装置への転送データを格納して
いる或いは該Ｉ／Ｏ制御装置からの転送データを格納す
る記憶装置（３）とを備えるＤＭＡ転送方式であって、 前記Ｉ／Ｏ制御装置からの一回のデータ転送要求信号（
ＤＲＥＱ）に対応した有効バイトステータス信号（４）
により、必要とされる転送バイト数だけをＤＭＡ転送す
ることを特徴とするＤＭＡ転送方式。 ２、前記記憶装置（３）はバイト単位の複数のメモリ部
（３１〜３４）を有し、該各メモリ部は前記有効バイト
ステータス信号（４）および前記ＤＭＡコントローラ（
１）からのセレクト信号が供給された論理ゲート（５１
〜５４）により選択され、該選択されたメモリ部だけに
対してＤＭＡ転送が行われるようになっている特許請求
の範囲第１項に記載のＤＭＡ転送方式。 ３、前記有効バイトステータス信号（４）は、前記バイ
ト単位の複数のメモリ部（３１〜３４）に対応した複数
の有効バイトステータス信号線を介して伝達されるよう
になっている特許請求の範囲第２項に記載のＤＭＡ転送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28890288A JPH02136951A (ja) | 1988-11-17 | 1988-11-17 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28890288A JPH02136951A (ja) | 1988-11-17 | 1988-11-17 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02136951A true JPH02136951A (ja) | 1990-05-25 |
Family
ID=17736263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28890288A Pending JPH02136951A (ja) | 1988-11-17 | 1988-11-17 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02136951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021739A (ko) * | 2000-09-16 | 2002-03-22 | 박종섭 | 디엠에이 제어기 |
-
1988
- 1988-11-17 JP JP28890288A patent/JPH02136951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021739A (ko) * | 2000-09-16 | 2002-03-22 | 박종섭 | 디엠에이 제어기 |
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