JPH0155614B2 - - Google Patents
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- JPH0155614B2 JPH0155614B2 JP57099722A JP9972282A JPH0155614B2 JP H0155614 B2 JPH0155614 B2 JP H0155614B2 JP 57099722 A JP57099722 A JP 57099722A JP 9972282 A JP9972282 A JP 9972282A JP H0155614 B2 JPH0155614 B2 JP H0155614B2
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- JP
- Japan
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- diode
- anode
- current
- load resistor
- circuit
- Prior art date
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体論理回路に関し特に入力信号に
応じて３値の出力レベルを発生する回路に関す
る。
応じて３値の出力レベルを発生する回路に関す
る。
従来入力信号に応じて発生する３値レベルの論
理回路はバイポーラメモリのリード／ライト回路
として利用されている。第１図の従来例では電流
切換スイツチを２個使用しそのエミツタホロワ出
力をワイヤードORした構成で３値出力を実現す
る回路が用いられている。この第１図の回路では
多数のトランジスタあるいは抵抗さらに電流源が
必要であり電力あるいは素子数の面で不利であ
る。
理回路はバイポーラメモリのリード／ライト回路
として利用されている。第１図の従来例では電流
切換スイツチを２個使用しそのエミツタホロワ出
力をワイヤードORした構成で３値出力を実現す
る回路が用いられている。この第１図の回路では
多数のトランジスタあるいは抵抗さらに電流源が
必要であり電力あるいは素子数の面で不利であ
る。
第２図は第１図とまつたく同様の３値出力を発
生する従来回路例で、本例は特開昭56−28528号
公報に記載されているものである。第２図の従来
例においては、第１図の従来例に対し、電流源数
あるいは素子数の減少が計られており同様の回路
動作をする回路としては改善がみられる。
生する従来回路例で、本例は特開昭56−28528号
公報に記載されているものである。第２図の従来
例においては、第１図の従来例に対し、電流源数
あるいは素子数の減少が計られており同様の回路
動作をする回路としては改善がみられる。
ただし第２図の従来例では次の様な欠点があ
る。
る。
すなわち回路を集積化する場合、抵抗等はでき
るだけ同一形状で作る事が製造バラツキ等による
複数の抵抗間の抵抗値比のバラツキを小さくする
必要条件である事は良く知られている。しかし第
２図では、所定の読出し書込みレベルを出す為に
は（詳しく後述する）、I0＝1mAとしてR1＝R2＝
8000Ω、R3＝R4＝200Ω程度に選ぶ必要がある。
この様な抵抗値を集積回路で実現する場合通常の
500Ω／□の層抵抗の抵抗領域を使用した場合
R1、R2は800Ω／500Ω／□＝1.6□（1.6square）
の面積で実現できるが、R3、R4は200Ω／500
Ω／□＝0.4□（0.4square）の面積しか必要でな
くなる。この為上述の様にR1（又はR2）とR3（又
はR4）は形状がまつたく違う為に製造バラツキ
によりO1、O2の出力レベルは初期の設計レベル
から大きく狂う事があり得る。この様なR1（又は
R2）はR3（又はR4）の形状の違いを避ける為R3
（又はR4）をR1（又はR2）を４本並列に接続する
方法も考えられるが、これはQ1あるいはQ2のコ
レクタ部の容量を増加させ、さらに素子数の増加
をも来たし好ましくない。
るだけ同一形状で作る事が製造バラツキ等による
複数の抵抗間の抵抗値比のバラツキを小さくする
必要条件である事は良く知られている。しかし第
２図では、所定の読出し書込みレベルを出す為に
は（詳しく後述する）、I0＝1mAとしてR1＝R2＝
8000Ω、R3＝R4＝200Ω程度に選ぶ必要がある。
この様な抵抗値を集積回路で実現する場合通常の
500Ω／□の層抵抗の抵抗領域を使用した場合
R1、R2は800Ω／500Ω／□＝1.6□（1.6square）
の面積で実現できるが、R3、R4は200Ω／500
Ω／□＝0.4□（0.4square）の面積しか必要でな
くなる。この為上述の様にR1（又はR2）とR3（又
はR4）は形状がまつたく違う為に製造バラツキ
によりO1、O2の出力レベルは初期の設計レベル
から大きく狂う事があり得る。この様なR1（又は
R2）はR3（又はR4）の形状の違いを避ける為R3
（又はR4）をR1（又はR2）を４本並列に接続する
方法も考えられるが、これはQ1あるいはQ2のコ
レクタ部の容量を増加させ、さらに素子数の増加
をも来たし好ましくない。
本発明の目的はこの様な抵抗値の大きく異なる
ものを使用せず同様形状のを使用して所定の３値
レベルを発生する半導体論理回路を提供すること
にある。
ものを使用せず同様形状のを使用して所定の３値
レベルを発生する半導体論理回路を提供すること
にある。
すなわち本発明によればベースを入力としエミ
ツタを共通接続した第１及び第２のトランジスタ
対より成る第１の電流切換スイツチと、ベースを
入力としエミツタを共通接続した第３及び第４の
トランジスタ対より成る第２の電流切換スイツチ
と、該第２の電流切換スイツチのそれぞれの出力
に接続された第１及び第２の負荷抵抗と、該第１
の電流切換スイツチの１方の出力は該第２の電流
切換スイツチの共通エミツタ部に接続され、該第
１の電流切換スイツチの他方の出力はカソードを
共通にした第１、第２及び第３のダイオードに接
続され、該第１のダイオードのアノードは該第１
の負荷抵抗へ接続され、該第２のダイオードのア
ノードは該第２の負荷抵抗へ接続され、該第３の
ダイオードのアノードは第３の負荷抵抗を介して
最高電位に接続されている事を特徴とする半導体
論理回路ではこの様抵抗値の著しく異なるものを
使用せずとも所定の３値出力を発生させることが
できる。
ツタを共通接続した第１及び第２のトランジスタ
対より成る第１の電流切換スイツチと、ベースを
入力としエミツタを共通接続した第３及び第４の
トランジスタ対より成る第２の電流切換スイツチ
と、該第２の電流切換スイツチのそれぞれの出力
に接続された第１及び第２の負荷抵抗と、該第１
の電流切換スイツチの１方の出力は該第２の電流
切換スイツチの共通エミツタ部に接続され、該第
１の電流切換スイツチの他方の出力はカソードを
共通にした第１、第２及び第３のダイオードに接
続され、該第１のダイオードのアノードは該第１
の負荷抵抗へ接続され、該第２のダイオードのア
ノードは該第２の負荷抵抗へ接続され、該第３の
ダイオードのアノードは第３の負荷抵抗を介して
最高電位に接続されている事を特徴とする半導体
論理回路ではこの様抵抗値の著しく異なるものを
使用せずとも所定の３値出力を発生させることが
できる。
次に図面を参照にしながら本発明を説明する。
まず特開昭56−28528号公報に記載されている従
来の回路例について説明する。以下簡単の為に、
一般にECL回路の内部節点電位は負値で示され
るが、これを絶対値で示す。またダイオードある
いはトランジスタのベースとエミツタ間の順方向
電圧は0.8Vとする。第２図においてI0は1mAと
する。VI1端子はバイポーラメモリ用リード／ラ
イト回路ではライトイネーブル端子と呼ばれ
Highで読出し状態、Lowで書込み状態となる。
VI1端子がHighの場合Q4はオフするのでQ1、Q2
はVI0の入力レベルいかんによらず共にオフする。
電流I0はQ3、D1、D2を介してR1とR2より流れる。
今R1＝R2＝800ΩとするとI0はR1とR2に等分され
て流れるので、それぞれR1、R2には 800Ω×0.5mA＝400mV の電圧が立つ。この結果出力O1、O2には同一レ
ベル 400mV＋800mV＝1200mV が発生し、この電圧がメモリセルの読出し電圧と
して使用される。VI1端子がLowの場合Q4がオン
しI0はVI0のレベルによつてHighの場合はQ1よ
り、Lowの場合はQ2より流れる。今R3＝R4＝200
ΩとするとVI0がHighの場合R1、R3にはI0が流れ （800Ω＋200Ω）×1mA＝1000mV の電圧が発生するが、R2、R4には電流が流れな
いので電圧は発生しない。この結果O1、O2には O1＝800mV＋1000mV＝1800mV O2＝800mV＋0mV＝800mV が発生し、この電圧がメモリセルへの書込み電圧
として使用される。VI0がLowの場合はO1とO2の
電圧が上記値とは逆転し、これはメモリセルへの
反対情報の書き込みとなる。
まず特開昭56−28528号公報に記載されている従
来の回路例について説明する。以下簡単の為に、
一般にECL回路の内部節点電位は負値で示され
るが、これを絶対値で示す。またダイオードある
いはトランジスタのベースとエミツタ間の順方向
電圧は0.8Vとする。第２図においてI0は1mAと
する。VI1端子はバイポーラメモリ用リード／ラ
イト回路ではライトイネーブル端子と呼ばれ
Highで読出し状態、Lowで書込み状態となる。
VI1端子がHighの場合Q4はオフするのでQ1、Q2
はVI0の入力レベルいかんによらず共にオフする。
電流I0はQ3、D1、D2を介してR1とR2より流れる。
今R1＝R2＝800ΩとするとI0はR1とR2に等分され
て流れるので、それぞれR1、R2には 800Ω×0.5mA＝400mV の電圧が立つ。この結果出力O1、O2には同一レ
ベル 400mV＋800mV＝1200mV が発生し、この電圧がメモリセルの読出し電圧と
して使用される。VI1端子がLowの場合Q4がオン
しI0はVI0のレベルによつてHighの場合はQ1よ
り、Lowの場合はQ2より流れる。今R3＝R4＝200
ΩとするとVI0がHighの場合R1、R3にはI0が流れ （800Ω＋200Ω）×1mA＝1000mV の電圧が発生するが、R2、R4には電流が流れな
いので電圧は発生しない。この結果O1、O2には O1＝800mV＋1000mV＝1800mV O2＝800mV＋0mV＝800mV が発生し、この電圧がメモリセルへの書込み電圧
として使用される。VI0がLowの場合はO1とO2の
電圧が上記値とは逆転し、これはメモリセルへの
反対情報の書き込みとなる。
この様に第２図の従来実施例ではO1、O2端子
にメモリセルへの読出しあるいは書込みに対応し
た３値レベルを発生する事ができる。しかし本回
路では先述の様にR1とR3あるいはR2とR4の抵抗
値が大きく異なる為に、集積回路を製造する場合
その形状が大きく異なる。この結果エツチングオ
ーバー等の製造バラツキ等による形状のバラツキ
の為にR1とR3あるいはR2とR4の抵抗値の関係が
大きくずれて来る事が考えられる。
にメモリセルへの読出しあるいは書込みに対応し
た３値レベルを発生する事ができる。しかし本回
路では先述の様にR1とR3あるいはR2とR4の抵抗
値が大きく異なる為に、集積回路を製造する場合
その形状が大きく異なる。この結果エツチングオ
ーバー等の製造バラツキ等による形状のバラツキ
の為にR1とR3あるいはR2とR4の抵抗値の関係が
大きくずれて来る事が考えられる。
次にこの様な従来回路の欠点を取り除いた本発
明による実施例を第３図をもとに説明する。第２
図と同様I0を1mAとする。またR1＝R2＝1kΩ、
R3＝2kΩとする。今VI1がHighとするとQ3がオ
ンしI0はD1、D2、D3よりR1、R2、R3を介して流
れる。
明による実施例を第３図をもとに説明する。第２
図と同様I0を1mAとする。またR1＝R2＝1kΩ、
R3＝2kΩとする。今VI1がHighとするとQ3がオ
ンしI0はD1、D2、D3よりR1、R2、R3を介して流
れる。
このときD1、D2、D3の順方向電圧が等しいと
するとR1、R2、R3にはそれぞれ等しい電圧が立
つ。この電圧は Ｖ／R1＋Ｖ／R2＋Ｖ／R3＝2V／1kΩ＋Ｖ／2kΩ＝1mA よりＶ＝2kΩ×1mA／５＝400mV となり第２図で説明したメモリセルの読出しに相
当する電圧が発生する。VI1がLow、VI0がHigh
とするとQ4、Q1がオンしI0はR1より流れるので
ここに1000mVの電圧が立つ。このときR2にはも
ちろん電流が流れないので、0Vである。この結
果O1、O2には O1＝800mV＋1000mV＝1800mV O2＝800mV＋0mV＝800mV が発生し、第２図と同様メモリセルへの所定の書
込み電圧を発生させる事が出来る。
するとR1、R2、R3にはそれぞれ等しい電圧が立
つ。この電圧は Ｖ／R1＋Ｖ／R2＋Ｖ／R3＝2V／1kΩ＋Ｖ／2kΩ＝1mA よりＶ＝2kΩ×1mA／５＝400mV となり第２図で説明したメモリセルの読出しに相
当する電圧が発生する。VI1がLow、VI0がHigh
とするとQ4、Q1がオンしI0はR1より流れるので
ここに1000mVの電圧が立つ。このときR2にはも
ちろん電流が流れないので、0Vである。この結
果O1、O2には O1＝800mV＋1000mV＝1800mV O2＝800mV＋0mV＝800mV が発生し、第２図と同様メモリセルへの所定の書
込み電圧を発生させる事が出来る。
ここで本回路の特徴を述べるとまずD3、R3を
導入することで抵抗値はR1＝R2＝1kΩ、R3＝2k
Ωと大きく出来、先述の500Ω／□の層抵抗の抵
抗領域を使用した場合、R1、R2で1kΩ／500Ω／
□＝２□（square）、R3で2kΩ／500Ω／□＝４
□（square）となるので、第２図の従来例の抵
抗に比較して形状的に長いものを使用する事がで
きる。この結果エツチングオーバー等による製造
時の形状バラツキによる抵抗値のバラツキに非常
に強くなる。
導入することで抵抗値はR1＝R2＝1kΩ、R3＝2k
Ωと大きく出来、先述の500Ω／□の層抵抗の抵
抗領域を使用した場合、R1、R2で1kΩ／500Ω／
□＝２□（square）、R3で2kΩ／500Ω／□＝４
□（square）となるので、第２図の従来例の抵
抗に比較して形状的に長いものを使用する事がで
きる。この結果エツチングオーバー等による製造
時の形状バラツキによる抵抗値のバラツキに非常
に強くなる。
またR3、D3の接続点は、スイツチング特性に
影響のあるQ1、Q2のコレクタ部とは直接は関係
なく、多少容量が大きくなつてもかまわないの
で、R3＝２×1kΩとしてまつたくR1、R2と同一
形状の抵抗を２本直列に接続すれば回路はまつた
く同形の抵抗ばかりで構成されるので製造バラツ
キに対しては非常に強くなる。
影響のあるQ1、Q2のコレクタ部とは直接は関係
なく、多少容量が大きくなつてもかまわないの
で、R3＝２×1kΩとしてまつたくR1、R2と同一
形状の抵抗を２本直列に接続すれば回路はまつた
く同形の抵抗ばかりで構成されるので製造バラツ
キに対しては非常に強くなる。
第１図は従来の３値レベル発生回路を示す図、
第２図は特公昭56−28528号に示された３値レベ
ル発生回路を示す図、第３図は本発明より成る３
値レベル発生回路の実施例を示す図である。 Q1〜Q6……トランジスタ。
第２図は特公昭56−28528号に示された３値レベ
ル発生回路を示す図、第３図は本発明より成る３
値レベル発生回路の実施例を示す図である。 Q1〜Q6……トランジスタ。
Claims (1)
- １ ベースを入力としエミツタを共通接続した第
１及び第２のトランジスタ対より成る第１の電流
切換スイツチと、ベースを入力としエミツタを共
通接続した第３及び第４のトランジスタ対より成
る第２の電流切換スイツチと、該第２の電流切換
スイツチのそれぞれの出力に接続された第１及び
第２の負荷抵抗と、該第１の電流切換スイツチの
１方の出力は該第２の電流切換スイツチの共通エ
ミツタ部に接続され、該第１の電流切換スイツチ
の他方の出力はカソードを共通にした第１、第２
及び第３のダイオードに接続され、該第１のダイ
オードのアノードは該第１の負荷抵抗へ接続さ
れ、該第２のダイオードのアノードは該第２の負
荷抵抗へ接続され、該第３のダイオードのアノー
ドは第３の負荷抵抗を介して最高電位に接続され
ている事を特徴とする半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099722A JPS58215824A (ja) | 1982-06-10 | 1982-06-10 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099722A JPS58215824A (ja) | 1982-06-10 | 1982-06-10 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215824A JPS58215824A (ja) | 1983-12-15 |
| JPH0155614B2 true JPH0155614B2 (ja) | 1989-11-27 |
Family
ID=14254962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099722A Granted JPS58215824A (ja) | 1982-06-10 | 1982-06-10 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215824A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682058A (en) * | 1986-07-03 | 1987-07-21 | Unisys Corporation | Three-state logic circuit for wire-ORing to a data bus |
-
1982
- 1982-06-10 JP JP57099722A patent/JPS58215824A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215824A (ja) | 1983-12-15 |
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