JPS6142898B2 - - Google Patents
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- JPS6142898B2 JPS6142898B2 JP53056765A JP5676578A JPS6142898B2 JP S6142898 B2 JPS6142898 B2 JP S6142898B2 JP 53056765 A JP53056765 A JP 53056765A JP 5676578 A JP5676578 A JP 5676578A JP S6142898 B2 JPS6142898 B2 JP S6142898B2
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- circuit
- transistors
- strobe signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はデータ伝送システムの伝送線駆動回路
等に用いられている３ステート回路に関するもの
である。
等に用いられている３ステート回路に関するもの
である。
３ステート回路は、出力レベルとして、高レベ
ル、低レベル、ハイインピーダス状態の３レベル
を有する回路であり、一つの伝送線を共同回線に
して使用すべく複数個の駆動回路の出力が接続さ
れている場合に、一つの駆動回路で共同回線を駆
動している時他の駆動回路の出力をハイインピー
ダンス状態にする事により駆動回路間の相互作用
による駆動回路の破損及び伝送信号への悪影響を
回避する様考えられた回路である。
ル、低レベル、ハイインピーダス状態の３レベル
を有する回路であり、一つの伝送線を共同回線に
して使用すべく複数個の駆動回路の出力が接続さ
れている場合に、一つの駆動回路で共同回線を駆
動している時他の駆動回路の出力をハイインピー
ダンス状態にする事により駆動回路間の相互作用
による駆動回路の破損及び伝送信号への悪影響を
回避する様考えられた回路である。
従来の３ステート回路の一例を第１図に示す。
第１図に示す回路は、電源端子Vccに5Vの電圧
が印加され、入力端子I1，I2及びストローブ信号
入力端子Ｓに通常のTTL論理レベル（低レベル
≒0.2V、高レベル≒3.5V）が印加されて論理動
作を行う回路である。ここでは、トランジスタ
Q5を除いてはシヨツトキ型のトランジスタを用
いている。ストローブ信号入力端子Ｓに高レベル
が入つている時は、ダイオードＤ１，Ｄ３および
トランジスタＱ８，Ｑ９はオフしており、回路全
体としては通常の２入力論理和回路として入力端
子Ｉ１，Ｉ２に入力まれる信号のレベルに応じて
動作する。すなわち入力端子Ｉ１，Ｉ２の両方に
低レベル0.2Vが入ると、ダイオードＤ２，Ｄ４
がオンしてトランジスタＱ１，Ｑ２のベース電位
を約0.6V下げるためトランジスタＱ１，Ｑ２が
オフする。トランジスタＱ１，Ｑ２の共通コレク
タは抵抗Ｒ３を介して電源端子Vccに接続されて
いるため、この共通コレクタに接続された位相分
割段トランジスタＱ３のベースの電位は約1.5V
に上昇して位相分割段トランジスタＱ３はオン
し、エミツタ電位は約0.7Vに上昇しコレクタ電
位は約1Vに下がる。これにより、位相分割段ト
ランジスタＱ３のエミツタにベースが接続された
出力トランジスタＱ６がオンし、位相分割段トラ
ンジスタＱ３のコレクタにベースが接続されたト
ランジスタＱ４とベースがトランジスタＱ４のエ
ミツタに接続されコレクタがトランジスタＱ４の
コレクタと共通接続されたトランジスタＱ５とか
らなるオフバツフアー回路の両トランジスタはオ
フし、トランジスタＱ５のエミツタと出力トラン
ジスタＱ６のコレクタとの共通接続点に接続され
た出力端子Ｘには約0.2Vの低レベルが出力され
る。また、入力端子Ｉ１，Ｉ２のいずれか一方、
もしくは両方に高レベル（3.5V）が入ると、高
レベルが入力された入力端子に接続されているダ
イオードがオフしてトランジスタQ1，Ｑ２のい
ずれか一方もしくは両方がオンし、位相分割段ト
ランジスタＱ３のベース電位は約1.1Vに下がり
位相分割段トランジスタＱ３はオフし、エミツタ
電位は下がり、コレクタ電位は電源端子Vccの電
圧5V近くに上昇する。これにより出力トランジ
スタはオフし、オフバツフアー回路は電源端子
Vccの電位5Vを約2VF（ＶFはトランジスタＱ
４，Ｑ５のベース・エミツタ間電圧で約0.75V）
だけレベルシフトし、出力端子Ｘには約3.5Vの
高レベルが出力される。
が印加され、入力端子I1，I2及びストローブ信号
入力端子Ｓに通常のTTL論理レベル（低レベル
≒0.2V、高レベル≒3.5V）が印加されて論理動
作を行う回路である。ここでは、トランジスタ
Q5を除いてはシヨツトキ型のトランジスタを用
いている。ストローブ信号入力端子Ｓに高レベル
が入つている時は、ダイオードＤ１，Ｄ３および
トランジスタＱ８，Ｑ９はオフしており、回路全
体としては通常の２入力論理和回路として入力端
子Ｉ１，Ｉ２に入力まれる信号のレベルに応じて
動作する。すなわち入力端子Ｉ１，Ｉ２の両方に
低レベル0.2Vが入ると、ダイオードＤ２，Ｄ４
がオンしてトランジスタＱ１，Ｑ２のベース電位
を約0.6V下げるためトランジスタＱ１，Ｑ２が
オフする。トランジスタＱ１，Ｑ２の共通コレク
タは抵抗Ｒ３を介して電源端子Vccに接続されて
いるため、この共通コレクタに接続された位相分
割段トランジスタＱ３のベースの電位は約1.5V
に上昇して位相分割段トランジスタＱ３はオン
し、エミツタ電位は約0.7Vに上昇しコレクタ電
位は約1Vに下がる。これにより、位相分割段ト
ランジスタＱ３のエミツタにベースが接続された
出力トランジスタＱ６がオンし、位相分割段トラ
ンジスタＱ３のコレクタにベースが接続されたト
ランジスタＱ４とベースがトランジスタＱ４のエ
ミツタに接続されコレクタがトランジスタＱ４の
コレクタと共通接続されたトランジスタＱ５とか
らなるオフバツフアー回路の両トランジスタはオ
フし、トランジスタＱ５のエミツタと出力トラン
ジスタＱ６のコレクタとの共通接続点に接続され
た出力端子Ｘには約0.2Vの低レベルが出力され
る。また、入力端子Ｉ１，Ｉ２のいずれか一方、
もしくは両方に高レベル（3.5V）が入ると、高
レベルが入力された入力端子に接続されているダ
イオードがオフしてトランジスタQ1，Ｑ２のい
ずれか一方もしくは両方がオンし、位相分割段ト
ランジスタＱ３のベース電位は約1.1Vに下がり
位相分割段トランジスタＱ３はオフし、エミツタ
電位は下がり、コレクタ電位は電源端子Vccの電
圧5V近くに上昇する。これにより出力トランジ
スタはオフし、オフバツフアー回路は電源端子
Vccの電位5Vを約2VF（ＶFはトランジスタＱ
４，Ｑ５のベース・エミツタ間電圧で約0.75V）
だけレベルシフトし、出力端子Ｘには約3.5Vの
高レベルが出力される。
ストローブ信号入力端子Ｓに低レベルが入つた
時は、ダイオードＤ１，Ｄ３およびトランジスタ
Ｑ８，Ｑ９がオンする。すなわち、ダイオードＤ
１，Ｄ３がオンすることによりトランジスタＱ
１，Ｑ２のベース電位は約0.6Vに下がり、入力
端子Ｉ１，Ｉ２に入力されるレベルに関係なくト
ランジスタＱ１，Ｑ２はオフし、トランジスタＱ
８，Ｑ９がオンすることにより、節点ｂ，ｃの電
位をそれぞれ約0.6Vに下げ、位相分割段トラン
ジスタＱ３、出力トランジスタＱ６およびオフバ
ツフアー回路のトランジスタＱ４，Ｑ５を全てオ
フさせ、出力端子Ｘはハイインピーダンスに設定
される。
時は、ダイオードＤ１，Ｄ３およびトランジスタ
Ｑ８，Ｑ９がオンする。すなわち、ダイオードＤ
１，Ｄ３がオンすることによりトランジスタＱ
１，Ｑ２のベース電位は約0.6Vに下がり、入力
端子Ｉ１，Ｉ２に入力されるレベルに関係なくト
ランジスタＱ１，Ｑ２はオフし、トランジスタＱ
８，Ｑ９がオンすることにより、節点ｂ，ｃの電
位をそれぞれ約0.6Vに下げ、位相分割段トラン
ジスタＱ３、出力トランジスタＱ６およびオフバ
ツフアー回路のトランジスタＱ４，Ｑ５を全てオ
フさせ、出力端子Ｘはハイインピーダンスに設定
される。
以上述べた様に第１図に示す従来の３ステート
回路では出力端子Ｘをハイインピーダンス状態に
設定する為に必要とするハイインピーダンス設定
回路の構成に第１図に示す如くダイオードＤ１，
Ｄ３、トランジスタＱ８，Ｑ９、抵抗Ｒ１，Ｒ２
の６個の素子が必要である。又伝播遅延時間につ
いて考えればトランジスタＱ８，Ｑ９のコレクタ
が節点ｂ，ｃに接続されている為に通常のゲート
回路に比べるとトランジスタＱ８，Ｑ９のCcs
（コレクタ―基板間容量）の分だけ節点ｂ，ｅに
接続される寄生容量が増える事となり伝播遅延時
間もその分遅くなつている。
回路では出力端子Ｘをハイインピーダンス状態に
設定する為に必要とするハイインピーダンス設定
回路の構成に第１図に示す如くダイオードＤ１，
Ｄ３、トランジスタＱ８，Ｑ９、抵抗Ｒ１，Ｒ２
の６個の素子が必要である。又伝播遅延時間につ
いて考えればトランジスタＱ８，Ｑ９のコレクタ
が節点ｂ，ｃに接続されている為に通常のゲート
回路に比べるとトランジスタＱ８，Ｑ９のCcs
（コレクタ―基板間容量）の分だけ節点ｂ，ｅに
接続される寄生容量が増える事となり伝播遅延時
間もその分遅くなつている。
本発明の目的は素子数の減少および伝播遅延時
間を速くした３ステート回路を提供することにあ
る。
間を速くした３ステート回路を提供することにあ
る。
本発明による３ステート回路は、コレクタが出
力端子に接続されエミツタが第１の電源に接続さ
れた第１のトランジスタと、エミツタが前記出力
端子に接続されコレクタが第１の抵抗を介して第
２の電源に接続された第２のトランジスタと、エ
ミツタの一つが前記第１のトランジスタのベース
に接続され他のエミツタの一つがストローブ信号
入力端子に接続されコレクタが第２の抵抗を介し
て第２の電源に接続されたマルチエミツタ構造の
第３のトランジスタと、該第３のトランジスタの
コレクタと前記第２のトランジスタのベースとを
接続する接続手段とを有し、前記ストローブ信号
入力端子に入力される信号レベルが第１のレベル
のとき前記第１および第２のトランジスタを導通
させず前記第３のトランジスタのみを導通させ、
前記ストローブ信号入力端子に入力される信号レ
ベルが第２のレベルのとき前記第３のトランジス
タのベースに入力される信号レベルによつて前記
第１、第２および第３のトランジスタを導通また
は非導通とすることを特徴とする。
力端子に接続されエミツタが第１の電源に接続さ
れた第１のトランジスタと、エミツタが前記出力
端子に接続されコレクタが第１の抵抗を介して第
２の電源に接続された第２のトランジスタと、エ
ミツタの一つが前記第１のトランジスタのベース
に接続され他のエミツタの一つがストローブ信号
入力端子に接続されコレクタが第２の抵抗を介し
て第２の電源に接続されたマルチエミツタ構造の
第３のトランジスタと、該第３のトランジスタの
コレクタと前記第２のトランジスタのベースとを
接続する接続手段とを有し、前記ストローブ信号
入力端子に入力される信号レベルが第１のレベル
のとき前記第１および第２のトランジスタを導通
させず前記第３のトランジスタのみを導通させ、
前記ストローブ信号入力端子に入力される信号レ
ベルが第２のレベルのとき前記第３のトランジス
タのベースに入力される信号レベルによつて前記
第１、第２および第３のトランジスタを導通また
は非導通とすることを特徴とする。
第２図は本発明の一つの実施例による３ステー
ト回路を示す回路図であり、第１図と同等部分は
同一記号をもつて示す。ここでは通常の２入力論
理和回路の位相分割段にマルチエミツタトランジ
スタＱ１０を用い一つのエミツタＥ１は出力トラ
ンジスタＱ６のベースに接続し、又他の一つのエ
ミツタＥ２は、出力端子Ｘをハイインピーダンス
に設定する為のストローブ信号の入るストローブ
信号入力端子Ｓへ接続し又このストローブ信号入
力端子ＳはダイオードＤ１，Ｄ３のカソード側へ
つながり、ダイオードＤ１，Ｄ３のアノード側は
各々トランジスタＱ１，Ｑ２のベースへ接続され
ている回路である。
ト回路を示す回路図であり、第１図と同等部分は
同一記号をもつて示す。ここでは通常の２入力論
理和回路の位相分割段にマルチエミツタトランジ
スタＱ１０を用い一つのエミツタＥ１は出力トラ
ンジスタＱ６のベースに接続し、又他の一つのエ
ミツタＥ２は、出力端子Ｘをハイインピーダンス
に設定する為のストローブ信号の入るストローブ
信号入力端子Ｓへ接続し又このストローブ信号入
力端子ＳはダイオードＤ１，Ｄ３のカソード側へ
つながり、ダイオードＤ１，Ｄ３のアノード側は
各々トランジスタＱ１，Ｑ２のベースへ接続され
ている回路である。
第２図の回路は以下の様に動作する。
ストローブ信号入力端子Ｓに高レベルが入つた
時は、ダイオードＤ１，Ｄ３はオフし、また位相
分割段トランジスタＱ１０のエミツタＥ２は高レ
ベルとなつている為Ｑ１０の動作はそのベース電
位によつて決まる。従つて回路全体としては通常
の２入力論理和回路として入力端子Ｉ１，Ｉ２に
入力される信号レベルに応じて動作する。ストロ
ーブ信号入力端子Ｓに低レベルが入つた時は、ダ
イオードＤ１，Ｄ３はオン状態となりトランジス
タＱ１，Ｑ２のベース電位は約0.6Vに下がり、
入力端子Ｉ１，Ｉ２に入されるレベルに関係なく
トランジスタＱ１，Ｑ２はオフするため節点Ｃの
電位が上昇する、この時ストローブ信号入力端子
Ｓ、すなわち位相分割段トランジスタＱ１０の一
つのエミツタＥ２が低レベル（0.2V）にあるの
で節点Ｃの電位が約1.0VでトランジスタＱ１０
はオンとなる。よつてトランジスタＱ１０のベー
ス電流、コレクタ電流はエミツタＥ２を通りスト
ローブ信号入力端子Ｓへ流入し出力トランジスタ
Ｑ６のベースへは電流の流入はなく出力トランジ
スタＱ６はオフ状態となる。又位相分割段トラン
ジスタＱ１０がオンしているため節点ｂの電位は
約0.6Vに下がり、オフバツフアー回路のトラン
ジスタＱ４，Ｑ５もオフ状態となる。従つて出力
端子Ｘはハイインピーダンス状態に設定される事
になる。
時は、ダイオードＤ１，Ｄ３はオフし、また位相
分割段トランジスタＱ１０のエミツタＥ２は高レ
ベルとなつている為Ｑ１０の動作はそのベース電
位によつて決まる。従つて回路全体としては通常
の２入力論理和回路として入力端子Ｉ１，Ｉ２に
入力される信号レベルに応じて動作する。ストロ
ーブ信号入力端子Ｓに低レベルが入つた時は、ダ
イオードＤ１，Ｄ３はオン状態となりトランジス
タＱ１，Ｑ２のベース電位は約0.6Vに下がり、
入力端子Ｉ１，Ｉ２に入されるレベルに関係なく
トランジスタＱ１，Ｑ２はオフするため節点Ｃの
電位が上昇する、この時ストローブ信号入力端子
Ｓ、すなわち位相分割段トランジスタＱ１０の一
つのエミツタＥ２が低レベル（0.2V）にあるの
で節点Ｃの電位が約1.0VでトランジスタＱ１０
はオンとなる。よつてトランジスタＱ１０のベー
ス電流、コレクタ電流はエミツタＥ２を通りスト
ローブ信号入力端子Ｓへ流入し出力トランジスタ
Ｑ６のベースへは電流の流入はなく出力トランジ
スタＱ６はオフ状態となる。又位相分割段トラン
ジスタＱ１０がオンしているため節点ｂの電位は
約0.6Vに下がり、オフバツフアー回路のトラン
ジスタＱ４，Ｑ５もオフ状態となる。従つて出力
端子Ｘはハイインピーダンス状態に設定される事
になる。
以上述べた様に第２図に示す回路においても第
１図に示す回路と同様、ストローブ信号入力端子
Ｓが高レベルの時は２入力論理和回路として動作
し、ストローブ信号入力端子Ｓが低レベルの時は
出力端子Ｘには、ハイインピーダンス状態が設定
される。しかも第２図の場合出力端子Ｘをハイイ
ンピーダンス状態に設定するのにダイオードＤ
１，Ｄ３、トランジスタＱ１０のマルチエミツタ
の一つＥ２のみの素子で行う事ができ第１図に示
す従来の回路に比べると大巾に素子数を減らす事
ができる。又伝播遅延時間に関しても節点ｂ，ｃ
に接続されるトランジスタの数が減つたため節点
ｂ，ｃにつくCcsによる寄生容量も減す事ができ
大巾に改善する事ができる。
１図に示す回路と同様、ストローブ信号入力端子
Ｓが高レベルの時は２入力論理和回路として動作
し、ストローブ信号入力端子Ｓが低レベルの時は
出力端子Ｘには、ハイインピーダンス状態が設定
される。しかも第２図の場合出力端子Ｘをハイイ
ンピーダンス状態に設定するのにダイオードＤ
１，Ｄ３、トランジスタＱ１０のマルチエミツタ
の一つＥ２のみの素子で行う事ができ第１図に示
す従来の回路に比べると大巾に素子数を減らす事
ができる。又伝播遅延時間に関しても節点ｂ，ｃ
に接続されるトランジスタの数が減つたため節点
ｂ，ｃにつくCcsによる寄生容量も減す事ができ
大巾に改善する事ができる。
本発明の特徴は、マルチエミツタ構造にした位
相分割段トランジスタのエミツタの一つに低レベ
ル信号を加え、通常の動作時のベース電位より低
いベース電位でオンさせる事により次段に接続さ
れる出力トランジスタ、オフバツフア回路とをオ
フさせて出力トランジスタとオフバツフア回路と
の接続点のレベルをハイインピーダンス状態に設
定する事である。従つて第２図に示す回路は、一
つの実施例であり上記特徴を有する回路は本特許
の範囲内である。
相分割段トランジスタのエミツタの一つに低レベ
ル信号を加え、通常の動作時のベース電位より低
いベース電位でオンさせる事により次段に接続さ
れる出力トランジスタ、オフバツフア回路とをオ
フさせて出力トランジスタとオフバツフア回路と
の接続点のレベルをハイインピーダンス状態に設
定する事である。従つて第２図に示す回路は、一
つの実施例であり上記特徴を有する回路は本特許
の範囲内である。
第１図、従来からの３ステート回路を示すもの
であり、第２図は本発明による３ステート回路の
１つの実施例である。 Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５……ダイオー
ド、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ
７，Ｑ８，Ｑ９……トランジスタ、Ｑ１０……マ
ルチエミツタトランジスタ、Ｒ１，Ｒ２，Ｒ３，
Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８……抵抗、Ｉ１，
Ｉ２……入力端子、Ｓ……ストローブ信号入力端
子、Ｘ……出力端子、Vcc……電源端子、Ｅ１，
Ｅ２……エミツタ。
であり、第２図は本発明による３ステート回路の
１つの実施例である。 Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５……ダイオー
ド、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ
７，Ｑ８，Ｑ９……トランジスタ、Ｑ１０……マ
ルチエミツタトランジスタ、Ｒ１，Ｒ２，Ｒ３，
Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８……抵抗、Ｉ１，
Ｉ２……入力端子、Ｓ……ストローブ信号入力端
子、Ｘ……出力端子、Vcc……電源端子、Ｅ１，
Ｅ２……エミツタ。
Claims (1)
- １ コレクタが出力端子に接続されエミツタが第
１の電源に接続された第１のトランジスタと、エ
ミツタが前記出力端子に接続されコレクタが第１
の抵抗を介して第２の電源に接続された第２のト
ランジスタと、エミツタの一つが前記第１のトラ
ンジスタのベースに接続され他のエミツタの一つ
がストローブ信号入力端子に接続されコレクタが
第２の抵抗を介して第２の電源に接続されたマル
チエミツタ構造の第３のトランジスタと、該第３
のトランジスタのコレクタと前記第２のトランジ
スタのベースとを接続する接続手段とを有し、前
記ストローブ信号入力端子に入力される信号レベ
ルが第１のレベルのとき前記第１および第２のト
ランジスタを導通させず前記第３のトランジスタ
のみを導通させ、前記ストローブ信号入力端子に
入力される信号レベルが第２のレベルのとき前記
第３のトランジスタのベースに入力される信号レ
ベルによつて前記第１、第２および第３のトラン
ジスタを導通または非導通とすることを特徴とす
る３ステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5676578A JPS54148363A (en) | 1978-05-12 | 1978-05-12 | Tri-state circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5676578A JPS54148363A (en) | 1978-05-12 | 1978-05-12 | Tri-state circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54148363A JPS54148363A (en) | 1979-11-20 |
| JPS6142898B2 true JPS6142898B2 (ja) | 1986-09-24 |
Family
ID=13036580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5676578A Granted JPS54148363A (en) | 1978-05-12 | 1978-05-12 | Tri-state circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54148363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370497A (ja) * | 1986-09-11 | 1988-03-30 | 松下電器産業株式会社 | 電子部品の取付方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4094008A (en) * | 1976-06-18 | 1978-06-06 | Ncr Corporation | Alterable capacitor memory array |
-
1978
- 1978-05-12 JP JP5676578A patent/JPS54148363A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370497A (ja) * | 1986-09-11 | 1988-03-30 | 松下電器産業株式会社 | 電子部品の取付方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54148363A (en) | 1979-11-20 |
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