JPH0155632B2 - - Google Patents
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- JPH0155632B2 JPH0155632B2 JP57032053A JP3205382A JPH0155632B2 JP H0155632 B2 JPH0155632 B2 JP H0155632B2 JP 57032053 A JP57032053 A JP 57032053A JP 3205382 A JP3205382 A JP 3205382A JP H0155632 B2 JPH0155632 B2 JP H0155632B2
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- horizontal
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- phase
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- 238000009432 framing Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 11
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- 239000002131 composite material Substances 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
本発明はデジタル・メモリ回路に関し、特に
NTSCカラーテレビジヨン信号をコンポジツトコ
ーデイング方式にてPCM化して扱う画像デジタ
ルメモリカラーフレーミング回路に関する。
NTSCカラーテレビジヨン信号をコンポジツトコ
ーデイング方式にてPCM化して扱う画像デジタ
ルメモリカラーフレーミング回路に関する。
従来の画像メモリ・カラーフレーミング回路を
フレーム・シンクロナイザ装置を例として説明す
る。第１図で入力テレビジヨン画像信号１はアナ
ログデジタル（Ａ／Ｄ）コンバータ２で、サブキ
ヤリアの４倍の周波数14.3MHzでサンプリング
されPCMパラレルｎ（＝９）ビート・データ３に
変換される。さらに入力信号１のカラーバースト
に同期した書込みクロツクメモリ９が、位相比較
器６と、バースト周波数fscの４倍の発振器８と
４分周するカウンタ１０で構成されるBCO
（Burst Controled Oscillator）回路すなわち書
込みクロツク発生器１２で作られます。さらに入
力テレビジヨン画像信号１から、水平(H)メモリ分
離器１３、バーストフラグ発生器１５、垂直
（Ｖ）パルス分離器１７にて、それぞれ水平(H)パ
ルス１４、バースト・フラグパルス１６、垂直分
離パルス及び垂直分離メモリを遅延して作つた垂
直（Ｖ）パルス１８が作られます。NTSCカラー
テレビジヨン信号のサブキヤリア１１と、水平パ
ルス１４と垂直分離パルスの各周波数FSC、FH、
FVの関係は周知のようにFSC＝455／2FH、FH＝
525／2FVであり、さらに米国電子機械工業会
（EIA）の規格RS−170Aで決まるカラーサブキ
ヤリアと水平同期信号との間の位相関係「SCH
タイミング」と、カラーフイールド〜の関係
を第３図のａ，ｅ，ｆ，e′，f′に示します。
フレーム・シンクロナイザ装置を例として説明す
る。第１図で入力テレビジヨン画像信号１はアナ
ログデジタル（Ａ／Ｄ）コンバータ２で、サブキ
ヤリアの４倍の周波数14.3MHzでサンプリング
されPCMパラレルｎ（＝９）ビート・データ３に
変換される。さらに入力信号１のカラーバースト
に同期した書込みクロツクメモリ９が、位相比較
器６と、バースト周波数fscの４倍の発振器８と
４分周するカウンタ１０で構成されるBCO
（Burst Controled Oscillator）回路すなわち書
込みクロツク発生器１２で作られます。さらに入
力テレビジヨン画像信号１から、水平(H)メモリ分
離器１３、バーストフラグ発生器１５、垂直
（Ｖ）パルス分離器１７にて、それぞれ水平(H)パ
ルス１４、バースト・フラグパルス１６、垂直分
離パルス及び垂直分離メモリを遅延して作つた垂
直（Ｖ）パルス１８が作られます。NTSCカラー
テレビジヨン信号のサブキヤリア１１と、水平パ
ルス１４と垂直分離パルスの各周波数FSC、FH、
FVの関係は周知のようにFSC＝455／2FH、FH＝
525／2FVであり、さらに米国電子機械工業会
（EIA）の規格RS−170Aで決まるカラーサブキ
ヤリアと水平同期信号との間の位相関係「SCH
タイミング」と、カラーフイールド〜の関係
を第３図のａ，ｅ，ｆ，e′，f′に示します。
水平パルス１４でトリガーした遅延マルチで検
出ウインドパルスをつくり、（入力バースト信号
１、に同期した）、サブキヤリア１１のゼロクロ
ス正エツジパルスの有無をSCH検出器１９で判
定します。この判定パルス２０と水平パルス１４
から書込側ライントフリツプフロツプ発生器２１
にて、１／２水平周波数（FH／２）で、入力バ
ースト１に同期したサブキヤリア１１のSCH位
相関係に同期した書込側ラインフリツプフロツプ
（WLFF0）パルス２２が作られます。垂直パルス
１８を発生させる垂直ブランキング期間第8H目
（すなわち垂直アドレスのFIRST LINE）にその
カラーフイールドが〜のうちいずれかを判別
するためのカラーフラグパルスとして、WLFF0
パルス２２をカラーフラグ混合器４にて、PCM
データ５のMSB（Most Significant Bit）に挿入
されます。フイールドODD／EVEN判別信号が
水平パルス１４、垂直分離パルスから作られ、こ
れらフイールドODD／EVEN判別信号、水平パ
ルス１４、垂直パルス１８、サブキヤリア１１、
書込みクロツクパルス９から、書込みアドレスカ
ウンタ２３にて書込みアドレス２４が作られま
す。書込みアドレスカウンタ２３は、１フイール
ド期間の水平パルス１４の数をカウントする垂直
（Ｖ）アドレスカウンタと、１水平期間のサブキ
ヤリア１１の数をカウントする水平(H)アドレスカ
ウンタから構成されており、各々の動作シーケン
スを第４図ａに示します。WLFF0パルスがLOW
レベルの場合に１水平期間のサブキヤリア数は
228ケ、HIGHレベルの場合に227ケになるように
制御させています。
出ウインドパルスをつくり、（入力バースト信号
１、に同期した）、サブキヤリア１１のゼロクロ
ス正エツジパルスの有無をSCH検出器１９で判
定します。この判定パルス２０と水平パルス１４
から書込側ライントフリツプフロツプ発生器２１
にて、１／２水平周波数（FH／２）で、入力バ
ースト１に同期したサブキヤリア１１のSCH位
相関係に同期した書込側ラインフリツプフロツプ
（WLFF0）パルス２２が作られます。垂直パルス
１８を発生させる垂直ブランキング期間第8H目
（すなわち垂直アドレスのFIRST LINE）にその
カラーフイールドが〜のうちいずれかを判別
するためのカラーフラグパルスとして、WLFF0
パルス２２をカラーフラグ混合器４にて、PCM
データ５のMSB（Most Significant Bit）に挿入
されます。フイールドODD／EVEN判別信号が
水平パルス１４、垂直分離パルスから作られ、こ
れらフイールドODD／EVEN判別信号、水平パ
ルス１４、垂直パルス１８、サブキヤリア１１、
書込みクロツクパルス９から、書込みアドレスカ
ウンタ２３にて書込みアドレス２４が作られま
す。書込みアドレスカウンタ２３は、１フイール
ド期間の水平パルス１４の数をカウントする垂直
（Ｖ）アドレスカウンタと、１水平期間のサブキ
ヤリア１１の数をカウントする水平(H)アドレスカ
ウンタから構成されており、各々の動作シーケン
スを第４図ａに示します。WLFF0パルスがLOW
レベルの場合に１水平期間のサブキヤリア数は
228ケ、HIGHレベルの場合に227ケになるように
制御させています。
そして、第５図−ａに水平パルス位相に対する
書込みアドレスの各水平アドレスの最初のサブキ
ヤリアの位相すなわち、書込アドレスカウンタの
水平クリアパルス位相を黒丸（・）にて示しま
す。カラーフラグを挿入されたPCMデータ５は、
１フレーム・パルス３０で、書込みアドレス２４
によつて指定されたメモリ番地に、書込まれスト
アされます。
書込みアドレスの各水平アドレスの最初のサブキ
ヤリアの位相すなわち、書込アドレスカウンタの
水平クリアパルス位相を黒丸（・）にて示しま
す。カラーフラグを挿入されたPCMデータ５は、
１フレーム・パルス３０で、書込みアドレス２４
によつて指定されたメモリ番地に、書込まれスト
アされます。
一方、基準タイミング信号（ブラツクバースト
信号あるいはビデオVBS信号）１′から、書込み
側回路とほぼ同様にして、読出しクロツク発生器
１２′で読出すクロツクパルス９′サブキヤリアパ
ルス１１′が作られます。又、読出しアドレス発
生器２５′で水平パルス１４′、垂直パルス１８′、
読出し側フイールドODD／EDEN判別信号、読
出し側基準ラインフリツプフロツプ（RLFF0）
パルス２２′が作られます。書込まれたカラーフ
イールドが〜のいずれであるかを検出する為
第３図のａと、ｈ，h′に示すように、基準タイミ
ング信号１′の垂直ブランキング第8H目に（読出
しアドレス２４′を読出しフイールドODD／
EVEN判別と各フイールド内垂直アドレスを
FIRST LINE(1)に指定することによつて）１フ
レーム・メモリ３０から読み出されたPCMデー
タ１のMSBビート（すなわちカラーフラグ）３
８の極性を、垂直パルス１８′の位相で、読出し
側第２のライン・フリツプ・フロツプ発生器２
１″に読込ませます（ロードします）。
信号あるいはビデオVBS信号）１′から、書込み
側回路とほぼ同様にして、読出しクロツク発生器
１２′で読出すクロツクパルス９′サブキヤリアパ
ルス１１′が作られます。又、読出しアドレス発
生器２５′で水平パルス１４′、垂直パルス１８′、
読出し側フイールドODD／EDEN判別信号、読
出し側基準ラインフリツプフロツプ（RLFF0）
パルス２２′が作られます。書込まれたカラーフ
イールドが〜のいずれであるかを検出する為
第３図のａと、ｈ，h′に示すように、基準タイミ
ング信号１′の垂直ブランキング第8H目に（読出
しアドレス２４′を読出しフイールドODD／
EVEN判別と各フイールド内垂直アドレスを
FIRST LINE(1)に指定することによつて）１フ
レーム・メモリ３０から読み出されたPCMデー
タ１のMSBビート（すなわちカラーフラグ）３
８の極性を、垂直パルス１８′の位相で、読出し
側第２のライン・フリツプ・フロツプ発生器２
１″に読込ませます（ロードします）。
カラーフラグ３８の極性をロードしたあと、読
出し側水平パルス１４′を、読出し側第２のライ
ンフリツプフロツプ発生器２１″としてのトグル
フリツプフロツプのクロツク・パルスとして使用
すれば、出力の読出し側第２のラインフリツプフ
ロツプ（RLFF1）パルス２２″は、１フレーム・
メモリ３０からこれから読出そうとしている１フ
イールド期間の水平パルス１４′位相に対する１
水平期間の各最初のビデオ・データ３１の相対位
相関係を示す1/2水平周波数（FH／２）のパルス
となる。書込み側の水平パルス１４位相に対して
１フレーム・メモリ３０に書込まれたビデオ・デ
ータ５の水平期間の各最初の位相は第５図−ａの
黒丸（・）になります。第５図ｂのCase1、２−
１、２−２の出力ビデオ位相の黒丸（・）で示す
ように読出し側水平パルス１４′位相に対して、
書込側の第５図ａの黒丸の変化位相すなち読出し
側第２のラインフリツプフロツプRLFF1パルス
２２″の極性変化と同じように水平期間のビデ
オ・データ３１の各最初の位相（すなわち読出し
側アドレス２４′の読出し水平アドレスカウンタ
の水平クリアパルス位相）を変化させれば、１ラ
ンごとに出力ビデオ位相を逆ZIGZAGパターンに
変形させることなく１フイールド（及び１フレー
ム）ビデオ・データ３１を１フレーム・メモリ３
０から読出し、これにデジタル・ブランキング信
号、デジタル・バースト信号を付加してから、デ
ジタル／アナログ（Ｄ／Ａ）変換器３６を通して
アナログ・テレビジヨン信号３７を再現させるこ
とができる。
出し側水平パルス１４′を、読出し側第２のライ
ンフリツプフロツプ発生器２１″としてのトグル
フリツプフロツプのクロツク・パルスとして使用
すれば、出力の読出し側第２のラインフリツプフ
ロツプ（RLFF1）パルス２２″は、１フレーム・
メモリ３０からこれから読出そうとしている１フ
イールド期間の水平パルス１４′位相に対する１
水平期間の各最初のビデオ・データ３１の相対位
相関係を示す1/2水平周波数（FH／２）のパルス
となる。書込み側の水平パルス１４位相に対して
１フレーム・メモリ３０に書込まれたビデオ・デ
ータ５の水平期間の各最初の位相は第５図−ａの
黒丸（・）になります。第５図ｂのCase1、２−
１、２−２の出力ビデオ位相の黒丸（・）で示す
ように読出し側水平パルス１４′位相に対して、
書込側の第５図ａの黒丸の変化位相すなち読出し
側第２のラインフリツプフロツプRLFF1パルス
２２″の極性変化と同じように水平期間のビデ
オ・データ３１の各最初の位相（すなわち読出し
側アドレス２４′の読出し水平アドレスカウンタ
の水平クリアパルス位相）を変化させれば、１ラ
ンごとに出力ビデオ位相を逆ZIGZAGパターンに
変形させることなく１フイールド（及び１フレー
ム）ビデオ・データ３１を１フレーム・メモリ３
０から読出し、これにデジタル・ブランキング信
号、デジタル・バースト信号を付加してから、デ
ジタル／アナログ（Ｄ／Ａ）変換器３６を通して
アナログ・テレビジヨン信号３７を再現させるこ
とができる。
しかし、第５図ｂのCase1、２−１、２−２に
示すように、出力ビデオ３１（，３５，３７）
の、読出し側水平パルス１４′位相に対する相対
位相オフセツトが０、−0.5SC（−140nsec）、＋
0.5SC（＋140ns）の３通り発生する欠点があつ
た。又、読出し側第２のラインフリツプ・フロツ
プRLFF1パルス２２″とは無関係に、読出し側基
準ラインフリツプ・フロツプ（RLFF0）パルス
２２′のみで制御される（すなわち基準タイミン
グ信号１′のカラーフイールド〜に同期した）
デジタル・バースト信号やデジタル・ブランキン
グ信号をPROMにて付加する為に（読出しアド
レス・カウンタ２３′とは別に）ブランキング・
バーストアドレス発生器３９を付加せねばならぬ
欠点があつた。
示すように、出力ビデオ３１（，３５，３７）
の、読出し側水平パルス１４′位相に対する相対
位相オフセツトが０、−0.5SC（−140nsec）、＋
0.5SC（＋140ns）の３通り発生する欠点があつ
た。又、読出し側第２のラインフリツプ・フロツ
プRLFF1パルス２２″とは無関係に、読出し側基
準ラインフリツプ・フロツプ（RLFF0）パルス
２２′のみで制御される（すなわち基準タイミン
グ信号１′のカラーフイールド〜に同期した）
デジタル・バースト信号やデジタル・ブランキン
グ信号をPROMにて付加する為に（読出しアド
レス・カウンタ２３′とは別に）ブランキング・
バーストアドレス発生器３９を付加せねばならぬ
欠点があつた。
次に、従来技術の場合に、０、−0.5SC、＋
0.5SCの３通りの出力ビデオ位相オフセツト発生
の理由を説明する。NTSC信号ではカラーサブキ
ヤリアの位相は最初のフレームと次のフレームと
では180゜反転しているため、カラーサブキヤリア
と水平同期の位相関係は４フイールドで一巡する
ことになる。したがつて４フイールドを一組とし
てこれをカラーフレームと呼んでいる。フレー
ム・シンクロナイザのメモリが１フレームの場合
には、書込側と読出し側のカラーフレーム位相は
非同期の為、第５図ａのカラーフイールド、
が書込まれてから、読出される場合の基準タイミ
ング信号１′がカラーフイールド、の場合
（第５図ｂのケース１）と、カラーフイールド、
の場合（第５図ｂのケース２）の２通りがあ
る。第５図と第６図を参照しながらケース１の場
合の水平パルス１４，１４′の位相（図中Ｈ
PHASE）と、サブキヤリア１１，１１′の位相
（図中〜）と、水平アドレスカウンタの１ライン
中のサブキヤリア数228ケ／227ケ（WLFF0；
LOW／HIGH）に対する水平アドレスカウンタ
の水平クリア位相（図中・〜の黒丸）の関係を説
明します。
0.5SCの３通りの出力ビデオ位相オフセツト発生
の理由を説明する。NTSC信号ではカラーサブキ
ヤリアの位相は最初のフレームと次のフレームと
では180゜反転しているため、カラーサブキヤリア
と水平同期の位相関係は４フイールドで一巡する
ことになる。したがつて４フイールドを一組とし
てこれをカラーフレームと呼んでいる。フレー
ム・シンクロナイザのメモリが１フレームの場合
には、書込側と読出し側のカラーフレーム位相は
非同期の為、第５図ａのカラーフイールド、
が書込まれてから、読出される場合の基準タイミ
ング信号１′がカラーフイールド、の場合
（第５図ｂのケース１）と、カラーフイールド、
の場合（第５図ｂのケース２）の２通りがあ
る。第５図と第６図を参照しながらケース１の場
合の水平パルス１４，１４′の位相（図中Ｈ
PHASE）と、サブキヤリア１１，１１′の位相
（図中〜）と、水平アドレスカウンタの１ライン
中のサブキヤリア数228ケ／227ケ（WLFF0；
LOW／HIGH）に対する水平アドレスカウンタ
の水平クリア位相（図中・〜の黒丸）の関係を説
明します。
本例では、書込み側と読出側の相互のカラーフ
レームの追越し、追越された時の過渡時期におけ
る出力ビデオのカラー反転を避ける為に、書込み
側、読出し側共に水平クリア位相を第５，６図に
示すように、サブキヤリア一周期単位で水平アド
レスカウンタ制御しています。従つて水平パルス
位相に対して水平クリア位相はZIG ZAGパター
ンになります。そして書込み側水平アドレスカウ
ンタの１ライン中のサブキヤリア数228ケ
（WLFF0；LOW）の場合の水平クリア位相は水
平パルス１４位相と同じとする。WLFF0が228
（LOW）の場合には水平アドレスカウンタはサブ
キヤリアを228ケカウントするので水平アドレス
は（０）〜（227）となる。228ケ目をカウントし
た時に水平アドレスは（227）であり、このとき
アドレスデコーダは次のサブキヤリアで水平アド
レスをクリアするためのクリアパルス（第６図ケ
ース１のｆ参照）を発生する。WLFF0が227
（HIGH）の場合には水平アドレスカウンタはサ
ブキヤリアを227ケカウントするので、水平アド
レスは（０）〜（226）となる。227ケ目をカウン
トした時に水平アドレスは（226）であり、この
時、アドレスデコーダはクリアパルス（第６図ケ
ース１のｇ参照）を発生する。従つてWLFF0は
水平アドレスをクリアするためのアドレスデコー
ダのクリアパルス発生タイミングを制御している
ことになる。ケース１の場合には、書込まれたカ
ラーフイールドは、読出し側でもカラーフイー
ルドで読出される為に、書込まれたカラーフイ
ールドの最初のラインのWLFF0は228（LCW）
であり、読出し側カラーフイールドの最初のラ
インのRLFF0、RLFF1も共に228（LOW）であ
る。従つて第６図ケース１に示されるように、基
準水平パルス１４，１４′位相に対する水平クリ
ア位相関係は変化しないので出力ビデオ位相オフ
セツトは０である。
レームの追越し、追越された時の過渡時期におけ
る出力ビデオのカラー反転を避ける為に、書込み
側、読出し側共に水平クリア位相を第５，６図に
示すように、サブキヤリア一周期単位で水平アド
レスカウンタ制御しています。従つて水平パルス
位相に対して水平クリア位相はZIG ZAGパター
ンになります。そして書込み側水平アドレスカウ
ンタの１ライン中のサブキヤリア数228ケ
（WLFF0；LOW）の場合の水平クリア位相は水
平パルス１４位相と同じとする。WLFF0が228
（LOW）の場合には水平アドレスカウンタはサブ
キヤリアを228ケカウントするので水平アドレス
は（０）〜（227）となる。228ケ目をカウントし
た時に水平アドレスは（227）であり、このとき
アドレスデコーダは次のサブキヤリアで水平アド
レスをクリアするためのクリアパルス（第６図ケ
ース１のｆ参照）を発生する。WLFF0が227
（HIGH）の場合には水平アドレスカウンタはサ
ブキヤリアを227ケカウントするので、水平アド
レスは（０）〜（226）となる。227ケ目をカウン
トした時に水平アドレスは（226）であり、この
時、アドレスデコーダはクリアパルス（第６図ケ
ース１のｇ参照）を発生する。従つてWLFF0は
水平アドレスをクリアするためのアドレスデコー
ダのクリアパルス発生タイミングを制御している
ことになる。ケース１の場合には、書込まれたカ
ラーフイールドは、読出し側でもカラーフイー
ルドで読出される為に、書込まれたカラーフイ
ールドの最初のラインのWLFF0は228（LCW）
であり、読出し側カラーフイールドの最初のラ
インのRLFF0、RLFF1も共に228（LOW）であ
る。従つて第６図ケース１に示されるように、基
準水平パルス１４，１４′位相に対する水平クリ
ア位相関係は変化しないので出力ビデオ位相オフ
セツトは０である。
次に書込まれたカラーフイールドが読出し側
基準タイミング信号１′のカラーフイールドで
読出されるケース２の場合を説明する。書込まれ
たカラーフイールドの最初のラインのWLFF0
は228（LOW）であるのに対して、第５図ｂのケ
ース２の水平パルス１４′に位相に対するサブキ
ヤリア１１′位相関係図に示すようにRLFF0は
227（HIGH）である。読出し側の基準カラーフレ
ームを満足させる為には（カラーサブキヤリアを
180゜反転させる代わりに）−0.5SC（ケース２−１）
又は＋0.5SC（ケース２−２）だけ水平方向にシ
フトさせる必要がある。ケース２−１場合を第６
図ケース２−１で説明します。いままでの書き込
み側と読出し側のカラーフレーム位相関係がケー
ス１であつたが、入力信号１がいままでとは非同
期の信号に切換えられてケース２になつた過渡時
期にて説明します。読出し側の水平アドレス・カ
ウンタは今迄の履歴では第６図ケース１のｆの水
平アドレス（227）のタイミングで水平クリアを
発生する筈ですが、１フレーム・メモリ３０より
新たに読出されたカラーフラグはLOWでRLFF1
は228（LOW）に反転しますので１サブキヤリア
分早く水平アドレス（226）で水平クリアパルス
が発生することになります。従つてRLFF0が227
（HIGH）のタイミングで新たに228（LOW）のカ
ラーフラグをRLFF1に読込む（ロードする）と
結果として出力ビデオ位相が−0.5SC（進み）と
なることがわかります。
基準タイミング信号１′のカラーフイールドで
読出されるケース２の場合を説明する。書込まれ
たカラーフイールドの最初のラインのWLFF0
は228（LOW）であるのに対して、第５図ｂのケ
ース２の水平パルス１４′に位相に対するサブキ
ヤリア１１′位相関係図に示すようにRLFF0は
227（HIGH）である。読出し側の基準カラーフレ
ームを満足させる為には（カラーサブキヤリアを
180゜反転させる代わりに）−0.5SC（ケース２−１）
又は＋0.5SC（ケース２−２）だけ水平方向にシ
フトさせる必要がある。ケース２−１場合を第６
図ケース２−１で説明します。いままでの書き込
み側と読出し側のカラーフレーム位相関係がケー
ス１であつたが、入力信号１がいままでとは非同
期の信号に切換えられてケース２になつた過渡時
期にて説明します。読出し側の水平アドレス・カ
ウンタは今迄の履歴では第６図ケース１のｆの水
平アドレス（227）のタイミングで水平クリアを
発生する筈ですが、１フレーム・メモリ３０より
新たに読出されたカラーフラグはLOWでRLFF1
は228（LOW）に反転しますので１サブキヤリア
分早く水平アドレス（226）で水平クリアパルス
が発生することになります。従つてRLFF0が227
（HIGH）のタイミングで新たに228（LOW）のカ
ラーフラグをRLFF1に読込む（ロードする）と
結果として出力ビデオ位相が−0.5SC（進み）と
なることがわかります。
ケース２−２の場合を第６図ケース２−２で説
明します。やはりいままでの書込み側と読出し側
のカラーフレーム位相関係がケース１であつた
が、入力信号１がいままでとは非同期の信号に切
換えられてケース２になつた過渡時期にて説明し
ます。読出し側の水平アドレスカウンタは今迄の
履歴では第６図ケース１のｅの水平アドレス
（226）のタイミングで水平クリアを発生する筈で
すが、１フレーム・メモリ３０より新たに読出さ
れたカラーフラグはHIGHでRLFF1は227
（HIGH）に反転しますので１サブキヤリア分遅
く水平アドレス（227）で水平クリアパルスが発
生することになります。従つてRLFF0が228
（LCW）のタイミングで新たに227（HIGH）のカ
ラーフラグをRLFF1に読出む（ロードする）と
結果として出力ビデオ位相が＋0.5SC（遅れ）と
なることがわかります。
明します。やはりいままでの書込み側と読出し側
のカラーフレーム位相関係がケース１であつた
が、入力信号１がいままでとは非同期の信号に切
換えられてケース２になつた過渡時期にて説明し
ます。読出し側の水平アドレスカウンタは今迄の
履歴では第６図ケース１のｅの水平アドレス
（226）のタイミングで水平クリアを発生する筈で
すが、１フレーム・メモリ３０より新たに読出さ
れたカラーフラグはHIGHでRLFF1は227
（HIGH）に反転しますので１サブキヤリア分遅
く水平アドレス（227）で水平クリアパルスが発
生することになります。従つてRLFF0が228
（LCW）のタイミングで新たに227（HIGH）のカ
ラーフラグをRLFF1に読出む（ロードする）と
結果として出力ビデオ位相が＋0.5SC（遅れ）と
なることがわかります。
なお、第１図、第２図の系統図および文中の書
込側ラインフリツプフロツプ発生器２１および読
取り側基準ラインフリツプフロツプ発生器２１′、
読出し側第２のラインフリツプフロツプ発生器２
１″のクロツクパルスとしては説明の容易さから、
それぞれ書込み側水平パルス１４、読出し側水平
パルス１４′を利用しているとして説明しました。
しかし実際には、水平アドレスの水平クリアタイ
ミングでのラインフリツプフロツプパルスの制御
タイミング余裕を持たせる為に、書込側水平パル
ス１４、あるいは読出し側水平パルス１４′から
それぞれ約1/2ライン遅延した書込側遅延水平パ
ルスおよび読出し側遅延水平パルスを利用してい
ます。
込側ラインフリツプフロツプ発生器２１および読
取り側基準ラインフリツプフロツプ発生器２１′、
読出し側第２のラインフリツプフロツプ発生器２
１″のクロツクパルスとしては説明の容易さから、
それぞれ書込み側水平パルス１４、読出し側水平
パルス１４′を利用しているとして説明しました。
しかし実際には、水平アドレスの水平クリアタイ
ミングでのラインフリツプフロツプパルスの制御
タイミング余裕を持たせる為に、書込側水平パル
ス１４、あるいは読出し側水平パルス１４′から
それぞれ約1/2ライン遅延した書込側遅延水平パ
ルスおよび読出し側遅延水平パルスを利用してい
ます。
本発明の目的は、読出し側水平パルス１４′位
相に対する出力ビデオ位相のオフセツトを０、−
140sec、＋140nsec（280nsecp−ｐ）から０、＋
140sec（140nsecp−ｐ）に半減させ、読出し側の
２種類の水平アドレス発生器（すなわちブランキ
ング・バーストアドレス発生器３９と読出しアド
レス・カウンタ２３′の水平アドレス・カウンタ）
を半減させてブランキング・バーストアドレス発
生器３９を省略したデジタル・メモリのカラーフ
レーミング回路を提供することである。
相に対する出力ビデオ位相のオフセツトを０、−
140sec、＋140nsec（280nsecp−ｐ）から０、＋
140sec（140nsecp−ｐ）に半減させ、読出し側の
２種類の水平アドレス発生器（すなわちブランキ
ング・バーストアドレス発生器３９と読出しアド
レス・カウンタ２３′の水平アドレス・カウンタ）
を半減させてブランキング・バーストアドレス発
生器３９を省略したデジタル・メモリのカラーフ
レーミング回路を提供することである。
次に本発明を達成させる為の構成を以下に述べ
る。入力テレビジヨン信号１からカラーフイール
ド〜を判別する為の水平パルス分離器１３、
垂直パルス分離器１７、SCH検出器１９と、こ
れらより作られたカラーフイールド〜の判別
信号２２を作る書込側ラインフリツプフロツプ回
路２１と、カラーフイールド〜の判別信号２
２とPCMデータ３に挿入するカラーフラグ混合
器４と、水平パルス１４、垂直パルス１８、カラ
ーフイールド判別信号２２、入力テレビジヨン信
号１に同期したサブキヤリア信号１１とを受けて
書込みアドレスを作る書込アドレス発生器２３
と、書込アドレス発生器２３の出力信号２４をア
ドレス信号として上記カラーフラグ混合器４の出
力信号をデータ信号として接続する１フレーム・
メモリ３０と、基準タイミング信号１′から読出
し側カラーフイールド〜を判別する為の水平
パルス分離器１３′、垂直パルス分離器１７′、
SCH検出器１９′と1/2水平周波数のカラーフイ
ールド〜の判別信号２２′と、垂直パルス分
離器１７′の出力信号（垂直パルス）１８′を１水
平期間遅延させる１水平期間遅延器４１と、１水
平期間遅延器４１の出力信号１８″と垂直パルス
１８′を入力信号としてこの２つを1/2水平周波数
のカラーフイールド判別信号２２′によつて選択
する垂直パルス選択器４２と、垂直パルス選択器
４２の出力信号４３をロード・パルスとして１フ
レーム・メモリ３０からの読出しデータ３１の
MSB３８をロード・データとして水平パルス分
離器１３′の出力信号１４′をクロツクパルスとし
て接続するトグルフリツプフロツプ２１″と、ト
グルフリツプフロツプ２１″の出力信号２２″と水
平パルス１４′垂直パルス１８′基準タイミング信
号１′に同期したサブキヤリア信号１１′から作ら
れた読出しアドレスカウンタ２３′と、読出しア
ドレスカウンタ２３′の出力信号２４′と書込みア
ドレス発生器２３の出力信号２４を選択するメモ
リアドレス選択器２８と、メモリアドレス選択器
２８の出力信号２９を上記１フレーム・メモリ３
０に接続する構成。さらに読出しアドレスカウン
タ２３′の出力信号２４′と、1/2水平周波数のカ
ラーフイールド判別信号２２′とトグルフリツプ
フロツプ２１″の出力信号２２″を入力信号とし
て、１フレーム・メモリ３０からの出力信号３１
に接続するブランキング・バースト付加器３４と
から構成されています。
る。入力テレビジヨン信号１からカラーフイール
ド〜を判別する為の水平パルス分離器１３、
垂直パルス分離器１７、SCH検出器１９と、こ
れらより作られたカラーフイールド〜の判別
信号２２を作る書込側ラインフリツプフロツプ回
路２１と、カラーフイールド〜の判別信号２
２とPCMデータ３に挿入するカラーフラグ混合
器４と、水平パルス１４、垂直パルス１８、カラ
ーフイールド判別信号２２、入力テレビジヨン信
号１に同期したサブキヤリア信号１１とを受けて
書込みアドレスを作る書込アドレス発生器２３
と、書込アドレス発生器２３の出力信号２４をア
ドレス信号として上記カラーフラグ混合器４の出
力信号をデータ信号として接続する１フレーム・
メモリ３０と、基準タイミング信号１′から読出
し側カラーフイールド〜を判別する為の水平
パルス分離器１３′、垂直パルス分離器１７′、
SCH検出器１９′と1/2水平周波数のカラーフイ
ールド〜の判別信号２２′と、垂直パルス分
離器１７′の出力信号（垂直パルス）１８′を１水
平期間遅延させる１水平期間遅延器４１と、１水
平期間遅延器４１の出力信号１８″と垂直パルス
１８′を入力信号としてこの２つを1/2水平周波数
のカラーフイールド判別信号２２′によつて選択
する垂直パルス選択器４２と、垂直パルス選択器
４２の出力信号４３をロード・パルスとして１フ
レーム・メモリ３０からの読出しデータ３１の
MSB３８をロード・データとして水平パルス分
離器１３′の出力信号１４′をクロツクパルスとし
て接続するトグルフリツプフロツプ２１″と、ト
グルフリツプフロツプ２１″の出力信号２２″と水
平パルス１４′垂直パルス１８′基準タイミング信
号１′に同期したサブキヤリア信号１１′から作ら
れた読出しアドレスカウンタ２３′と、読出しア
ドレスカウンタ２３′の出力信号２４′と書込みア
ドレス発生器２３の出力信号２４を選択するメモ
リアドレス選択器２８と、メモリアドレス選択器
２８の出力信号２９を上記１フレーム・メモリ３
０に接続する構成。さらに読出しアドレスカウン
タ２３′の出力信号２４′と、1/2水平周波数のカ
ラーフイールド判別信号２２′とトグルフリツプ
フロツプ２１″の出力信号２２″を入力信号とし
て、１フレーム・メモリ３０からの出力信号３１
に接続するブランキング・バースト付加器３４と
から構成されています。
本発明は、書込側カラーフラグ混合器４′にお
いて２ライン期間にカラーフラグパルスとして、
WLFF0パルス２２を挿入する。読出し側でのカ
ラーフラグ３８をRLFF1２１″に読込む（ロード
する）のは、読出し側基準ラインフリツプフロツ
プ（RLFF0）パルス２２′が227（HIGH）の場合
は禁止し、RLFF0パルス２２′が228（LOW）の
合合のみ読込むことにより、出力ビデオ位相のオ
フセツト−0.5SC発生（ケース２−２）を無く
し、０（ケース１）又は＋0.5SC）ケース２−３）
のみに減少させています。
いて２ライン期間にカラーフラグパルスとして、
WLFF0パルス２２を挿入する。読出し側でのカ
ラーフラグ３８をRLFF1２１″に読込む（ロード
する）のは、読出し側基準ラインフリツプフロツ
プ（RLFF0）パルス２２′が227（HIGH）の場合
は禁止し、RLFF0パルス２２′が228（LOW）の
合合のみ読込むことにより、出力ビデオ位相のオ
フセツト−0.5SC発生（ケース２−２）を無く
し、０（ケース１）又は＋0.5SC）ケース２−３）
のみに減少させています。
次に本発明の実施例の系統図第２図を参照して
本発明を詳細に説明する。図で、読込みアドレス
発生器２５で、入力バースト１に同期したサブキ
ヤリア１１のSCH位相関係に同期した書込み側
ラインフリツプフロツプ（WLFF0）パルス２２
の極性は、第５図ａのように、水平パルス14位相
に対する書込みアドレス２４の水平クリア位相の
ZIG ZAGパターン情報（すなわち水平パルス14
位相に対する、１フレーム・メモリ３０に書込ま
れたPCMビデオデータ５位相のZIGZAGパター
ン情報）として各フイールドの最初と第２番目
（書込アドレス２４の垂直アドレス(1)、(2)に相当）
のラインに、カラーフラグ付加器４′にてPCMビ
デオデータ５のMSBビートに挿入します。
本発明を詳細に説明する。図で、読込みアドレス
発生器２５で、入力バースト１に同期したサブキ
ヤリア１１のSCH位相関係に同期した書込み側
ラインフリツプフロツプ（WLFF0）パルス２２
の極性は、第５図ａのように、水平パルス14位相
に対する書込みアドレス２４の水平クリア位相の
ZIG ZAGパターン情報（すなわち水平パルス14
位相に対する、１フレーム・メモリ３０に書込ま
れたPCMビデオデータ５位相のZIGZAGパター
ン情報）として各フイールドの最初と第２番目
（書込アドレス２４の垂直アドレス(1)、(2)に相当）
のラインに、カラーフラグ付加器４′にてPCMビ
デオデータ５のMSBビートに挿入します。
次に読出しアドレス発生器２５′で基準タイミ
ング信号１′のバーストに同期したサブキヤリア
１１′のSCH位相関係に同期した読出し側基準ラ
インフリツプフロツプ（RLFF0）パルス２２′は
デジタル・バースト信号の各ラインごとの極性を
制御する為にブランキング・バースト発生器３４
に送られます。基準タイミング信号１′から作ら
れた垂直パルス１８′と、これを１ライン遅延マ
ルチ４１で１ライン遅延させた垂直パルス１８″
の各位相は読出しアドレス２４′の垂直アドレス
(1)、(2)（第３図ｈ，ｉ，h′，i′参照）のラインに
相当します。書込側と読出し側のカラーフレーム
が異なるケース２の場合に出力ビデオ３１の位相
のオフセツトが±0.5SCの２通り発生するのを防
ぐ為に、すなわちオフセツト−0.5SC発生（ケー
ス２−２）を無くし、＋0.5SCのみ（ケース２−
３）にするために、読出し側基準ラインフリツプ
フロツプ（RLFF0）パルス２２′の極性がLOW
（228）のタイミングの方の垂直パルス１８′ある
いは１ライン遅延垂直パルス１８″のいずれかを
垂直パルス選択器４２で選択して読出し側第２の
ラインフリツプフロツプ（RLFF1）発生器２
１″にロードタイミングパルス４３として接続し
ています（第３図ｊ，j′参照）。
ング信号１′のバーストに同期したサブキヤリア
１１′のSCH位相関係に同期した読出し側基準ラ
インフリツプフロツプ（RLFF0）パルス２２′は
デジタル・バースト信号の各ラインごとの極性を
制御する為にブランキング・バースト発生器３４
に送られます。基準タイミング信号１′から作ら
れた垂直パルス１８′と、これを１ライン遅延マ
ルチ４１で１ライン遅延させた垂直パルス１８″
の各位相は読出しアドレス２４′の垂直アドレス
(1)、(2)（第３図ｈ，ｉ，h′，i′参照）のラインに
相当します。書込側と読出し側のカラーフレーム
が異なるケース２の場合に出力ビデオ３１の位相
のオフセツトが±0.5SCの２通り発生するのを防
ぐ為に、すなわちオフセツト−0.5SC発生（ケー
ス２−２）を無くし、＋0.5SCのみ（ケース２−
３）にするために、読出し側基準ラインフリツプ
フロツプ（RLFF0）パルス２２′の極性がLOW
（228）のタイミングの方の垂直パルス１８′ある
いは１ライン遅延垂直パルス１８″のいずれかを
垂直パルス選択器４２で選択して読出し側第２の
ラインフリツプフロツプ（RLFF1）発生器２
１″にロードタイミングパルス４３として接続し
ています（第３図ｊ，j′参照）。
そして１フレーム・メモリ３０から読出された
PCMビデオデータ３１のうちMSBビート38（す
なわちメモリに書込まれていたカラーフラグ
WLFF0パルス）の極性がロード・データパルス
として、ロードタイミングパルス４３の位相で読
出し側第２のラインフリツプフロツプ（RLFF1）
発生器２１″に読込まれ（ロードされ）ます（第
３図ｄ，ｊ，d′，j″参照）。
PCMビデオデータ３１のうちMSBビート38（す
なわちメモリに書込まれていたカラーフラグ
WLFF0パルス）の極性がロード・データパルス
として、ロードタイミングパルス４３の位相で読
出し側第２のラインフリツプフロツプ（RLFF1）
発生器２１″に読込まれ（ロードされ）ます（第
３図ｄ，ｊ，d′，j″参照）。
従つてRLFF1発生器２１″からの出力信号
RLFF1パルス２２″は１フレーム・メモリ３０に
書込まれているPCMビデオデータ(5)位相水平パ
ルス14位相に対するZIG ZAGパターン情報を読
出し側で再現させるものであり、読出しアドレス
２４′の水平クリア位相の読出し側水平パルス１
４′位相に対するZIG ZAGパターンを同じになる
ように読出しアドレスカウンタ２３′を制御すれ
ば水平パルス１４′位相に対して逆ZIG ZAGパタ
ーンに変形することなく出力ビデオデータ３１が
得られることになります。しかも前述のごとく、
出力ビデオデータ３１位相は水平パルス１４′位
相に対して０又は＋0.5SCの２通りのオフセツト
のみになります。一方、出力ビデオ・データ３１
が０又は＋0.5SCの２通りのオフセツトのみにな
ることは、読出しアドレス２４′の水平アドレス
位相も、水平パルス１４′位相に対して０又は＋
0.5SCの２通りのオフセツトのみになることを意
味します。これは垂直パルス選択器４２における
ラインフリツプフロツプRLFF。パルス２２′に
よる切替により実現されています。そして現在の
オフセツトが０なのか、＋0.5SCあるのかの判別
は、読出側基準ラインフリツプフロツプRLFF0
パルス２２′と書き込まれた画像データのカラー
シーケンスを示す読出側第２のラインフリツプフ
ロツプRLFF1パルス２２″のEXCLUSIVE−OR
をとればすなわち両パルス極性が一致すればオフ
セツト０、両パルス極性が不一致ならばオフセツ
ト＋0.5SCであることが容易に判明します。従つ
てブランキング・バースト発生器３４（PROM
を含む）に排他的論理和ゲートを具備させ、これ
にRLFF0パルス２２′、RLFF1パルス２２″の両
方をコントロール入力信号として接続すれば（第
１図のブランキング・バーストアドレス発生器３
９を設けて、専用のアドレス４０を作る必要が無
く）読出しアドレス２４′の水平アドレスをブラ
ンキング・バースト発生器３４のアドレス信号と
して共用することが可能になります。
RLFF1パルス２２″は１フレーム・メモリ３０に
書込まれているPCMビデオデータ(5)位相水平パ
ルス14位相に対するZIG ZAGパターン情報を読
出し側で再現させるものであり、読出しアドレス
２４′の水平クリア位相の読出し側水平パルス１
４′位相に対するZIG ZAGパターンを同じになる
ように読出しアドレスカウンタ２３′を制御すれ
ば水平パルス１４′位相に対して逆ZIG ZAGパタ
ーンに変形することなく出力ビデオデータ３１が
得られることになります。しかも前述のごとく、
出力ビデオデータ３１位相は水平パルス１４′位
相に対して０又は＋0.5SCの２通りのオフセツト
のみになります。一方、出力ビデオ・データ３１
が０又は＋0.5SCの２通りのオフセツトのみにな
ることは、読出しアドレス２４′の水平アドレス
位相も、水平パルス１４′位相に対して０又は＋
0.5SCの２通りのオフセツトのみになることを意
味します。これは垂直パルス選択器４２における
ラインフリツプフロツプRLFF。パルス２２′に
よる切替により実現されています。そして現在の
オフセツトが０なのか、＋0.5SCあるのかの判別
は、読出側基準ラインフリツプフロツプRLFF0
パルス２２′と書き込まれた画像データのカラー
シーケンスを示す読出側第２のラインフリツプフ
ロツプRLFF1パルス２２″のEXCLUSIVE−OR
をとればすなわち両パルス極性が一致すればオフ
セツト０、両パルス極性が不一致ならばオフセツ
ト＋0.5SCであることが容易に判明します。従つ
てブランキング・バースト発生器３４（PROM
を含む）に排他的論理和ゲートを具備させ、これ
にRLFF0パルス２２′、RLFF1パルス２２″の両
方をコントロール入力信号として接続すれば（第
１図のブランキング・バーストアドレス発生器３
９を設けて、専用のアドレス４０を作る必要が無
く）読出しアドレス２４′の水平アドレスをブラ
ンキング・バースト発生器３４のアドレス信号と
して共用することが可能になります。
本発明は以上説明したように、（2N＋１）ライ
ン離れた２つの垂直パルス１８′，１８″を読出し
側基準フリツプフロツプ２２′で選択したカラー
フラグ読取りを行う構成にすることにより出力ビ
デオのオフセツト量を280nsecp−ｐから
140nsecp−ｐに半減させ、読出し側水平アドレ
ス発生回路２種を１種に半減させる効果がある。
ン離れた２つの垂直パルス１８′，１８″を読出し
側基準フリツプフロツプ２２′で選択したカラー
フラグ読取りを行う構成にすることにより出力ビ
デオのオフセツト量を280nsecp−ｐから
140nsecp−ｐに半減させ、読出し側水平アドレ
ス発生回路２種を１種に半減させる効果がある。
第１図は従来技術のデジタル・メモリ・カラー
フレーミング回路の系統図。第２図は本発明実施
例の系統図。第３図は基準タイミング（テレビジ
ヨン）信号と、諸パルスとのタイミングチヤート
図。第４図は書込アドレスカウンタの動作シーケ
ンス図。第５図は従来技術の出力ビデオ位相オフ
セツト図。第６図は従来技術の出力ビデオ位相オ
フセツト発生の原理図を示す。
フレーミング回路の系統図。第２図は本発明実施
例の系統図。第３図は基準タイミング（テレビジ
ヨン）信号と、諸パルスとのタイミングチヤート
図。第４図は書込アドレスカウンタの動作シーケ
ンス図。第５図は従来技術の出力ビデオ位相オフ
セツト図。第６図は従来技術の出力ビデオ位相オ
フセツト発生の原理図を示す。
Claims (1)
- 【特許請求の範囲】 １ 入力テレビジヨン信号をデジタル信号に変換
してメモリに書き込み、入力テレビジヨン信号と
は異なる基準タイミングで読み出すとき、メモリ
の書き込み側で４つのカラーフイールドを示す第
１の判別信号１８，２２を付加し； 読み出し側では、基準のタイミングによるカラ
ーフイールドを示す第２の判別信号２２′を作る
手段２１′と、基準のタイミングによる垂直パル
ス１８′を抽出する手段１７′と、この垂直パルス
を奇数ライン分だけ遅延させる手段４１と、前記
垂直パルス１８′と遅延された垂直パルス１８″と
を前記第２の判別信号２２′に基づいて選択する
手段４２と、選択された垂直パルスをロードパル
スとして基準のタイミングから抽出された水平パ
ルス１４′をクロツクパルスとしてメモリから読
み出された書込み側の判別信号３８をロードする
トグルフリツプフロツプ２１″と、前記トグルフ
リツプフロツプの出力２２″と垂直パルス１８′と
水平パルス１４′を受けてメモリに対する読み出
しアドレスを作るアドレス発生器２３′とを具備
することを特徴とするデジタルメモリカラーフレ
ミング回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032053A JPS58148584A (ja) | 1982-03-01 | 1982-03-01 | デジタルメモリカラ−フレ−ミング回路 |
| US06/470,721 US4531147A (en) | 1982-03-01 | 1983-02-28 | Digital memory color framing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032053A JPS58148584A (ja) | 1982-03-01 | 1982-03-01 | デジタルメモリカラ−フレ−ミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58148584A JPS58148584A (ja) | 1983-09-03 |
| JPH0155632B2 true JPH0155632B2 (ja) | 1989-11-27 |
Family
ID=12348117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032053A Granted JPS58148584A (ja) | 1982-03-01 | 1982-03-01 | デジタルメモリカラ−フレ−ミング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4531147A (ja) |
| JP (1) | JPS58148584A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722410B2 (ja) * | 1984-04-17 | 1995-03-08 | ソニー株式会社 | デジタルｖｔｒ及びデジタルコンポジットカラー映像信号の色副搬送波信号の位相合わせ方法 |
| JP2544328B2 (ja) * | 1985-01-31 | 1996-10-16 | ソニー株式会社 | デジタル映像信号の処理回路 |
| US5019906A (en) * | 1985-10-17 | 1991-05-28 | Ampex Corporation | Time base corrector memory arrangement and memory control |
| US4695873A (en) * | 1986-06-10 | 1987-09-22 | Ampex Corporation | Horizontal line data position and burst phase encoding apparatus and method |
| US4857990A (en) * | 1986-06-20 | 1989-08-15 | Computer Devices, Inc. | Digital video storage |
| US5068717A (en) * | 1990-04-27 | 1991-11-26 | Jenison Timothy P | Method and apparatus for synchronization in a digital composite video system |
| US6469741B2 (en) | 1993-07-26 | 2002-10-22 | Pixel Instruments Corp. | Apparatus and method for processing television signals |
| US6922350B2 (en) * | 2002-09-27 | 2005-07-26 | Intel Corporation | Reducing the effect of write disturbs in polymer memories |
| US20070130448A1 (en) * | 2005-12-01 | 2007-06-07 | Intel Corporation | Stack tracker |
| US20080059753A1 (en) * | 2006-08-30 | 2008-03-06 | Sebastien Hily | Scheduling operations corresponding to store instructions |
| US7603527B2 (en) * | 2006-09-29 | 2009-10-13 | Intel Corporation | Resolving false dependencies of speculative load instructions |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4122477A (en) * | 1977-01-28 | 1978-10-24 | Ampex Corporation | Method and apparatus for inserting synchronizing words in a digitalized television signal data stream |
-
1982
- 1982-03-01 JP JP57032053A patent/JPS58148584A/ja active Granted
-
1983
- 1983-02-28 US US06/470,721 patent/US4531147A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58148584A (ja) | 1983-09-03 |
| US4531147A (en) | 1985-07-23 |
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