JPH0155768B2 - - Google Patents
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- JPH0155768B2 JPH0155768B2 JP58228002A JP22800283A JPH0155768B2 JP H0155768 B2 JPH0155768 B2 JP H0155768B2 JP 58228002 A JP58228002 A JP 58228002A JP 22800283 A JP22800283 A JP 22800283A JP H0155768 B2 JPH0155768 B2 JP H0155768B2
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- JP
- Japan
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- transistor
- collector
- emitter
- current
- voltage
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、制御信号の状態によつて出力端子か
ら流出又は流入する電流の電流比が、出力端子電
圧によつて変化することのない流入、流出電流発
生回路に関するものである。
ら流出又は流入する電流の電流比が、出力端子電
圧によつて変化することのない流入、流出電流発
生回路に関するものである。
第１図に従来の流入、流出電流発生回路を示
す。この回路において、Ｑ１，Ｑ２はそれぞれの
ベースが同一のバイアス電源Vbに接続された同
一エミツタサイズの第１、第２のトランジスタで
ある。このためトランジスタＱ１のコレクタ電流
I1とトランジスタＱ２のコレクタ電流I2との間に
は次の関係が成立する。
す。この回路において、Ｑ１，Ｑ２はそれぞれの
ベースが同一のバイアス電源Vbに接続された同
一エミツタサイズの第１、第２のトランジスタで
ある。このためトランジスタＱ１のコレクタ電流
I1とトランジスタＱ２のコレクタ電流I2との間に
は次の関係が成立する。
I1＝I2 ……(1)
Ｑ３，Ｑ４は同じベース、エミツタ間電圧を持
ち、そのエミツタ面積比が１：ｎである第３、第
４のトランジスタであり、トランジスタＱ３のコ
レクタ電流をI3、トランジスタＱ４のコレクタ電
流をI4とすると次式が成立する。
ち、そのエミツタ面積比が１：ｎである第３、第
４のトランジスタであり、トランジスタＱ３のコ
レクタ電流をI3、トランジスタＱ４のコレクタ電
流をI4とすると次式が成立する。
I4＝nI3 ……(2)
また、第５のトランジスタＱ５のベース電流が
無視できるとすれば次式が成立する。
無視できるとすれば次式が成立する。
I1＝I3 ……(3)
したがつて、制御信号の入力がなく、第６のト
ランジスタＱ６がOFF状態の時には、出力から
Io＝I4−I2、即ち（ｎ−１）I1の電流が流出す
る。
ランジスタＱ６がOFF状態の時には、出力から
Io＝I4−I2、即ち（ｎ−１）I1の電流が流出す
る。
一方、制御信号の入力があり、トランジスタＱ
６がONしている時は、トランジスタＱ４からの
電流がなくなるため、出力にIi＝I2、即ちI1の電
源が流れ込む。
６がONしている時は、トランジスタＱ４からの
電流がなくなるため、出力にIi＝I2、即ちI1の電
源が流れ込む。
したがつて流入する電流Iiと流出する電流Ioの
比は１：（ｎ−１）となる。
比は１：（ｎ−１）となる。
以上が第１図の回路の概略の動作説明である
が、この回路において、トランジスタＱ１とトラ
ンジスタＱ２、及びトランジスタＱ３とトランジ
スタＱ４のコレクタ、エミツタ間電圧が出力端子
電圧に依存するため、トランジスタのアーリ効果
によつてトランジスタＱ１，Ｑ２の電流比、及び
トランジスタＱ３，Ｑ４の電流比が出力電圧
Voutに依存することとなる。
が、この回路において、トランジスタＱ１とトラ
ンジスタＱ２、及びトランジスタＱ３とトランジ
スタＱ４のコレクタ、エミツタ間電圧が出力端子
電圧に依存するため、トランジスタのアーリ効果
によつてトランジスタＱ１，Ｑ２の電流比、及び
トランジスタＱ３，Ｑ４の電流比が出力電圧
Voutに依存することとなる。
次にこの効果によりどの程度上記電流比が変化
するかを考察してみる。
するかを考察してみる。
NPNトランジスタＱ１，Ｑ２のアーリ効果と
して、そのコレクタ、エミツタ間電圧が1V変化
する毎にαだけ上記電流比がずれるとする。一
方、PNPトランジスタＱ３，Ｑ４のアーリ効果
として、そのコレクタ、エミツタ間電圧が1V変
化する毎にβだけ上記電流比がずれるものとす
る。
して、そのコレクタ、エミツタ間電圧が1V変化
する毎にαだけ上記電流比がずれるとする。一
方、PNPトランジスタＱ３，Ｑ４のアーリ効果
として、そのコレクタ、エミツタ間電圧が1V変
化する毎にβだけ上記電流比がずれるものとす
る。
各トランジスタのベース、エミツタ間電圧を
Vbe、ダイオードＤ１の順方向電圧降下をVfと
すれば、トランジスタＱ１のコレクタ、エミツタ
間電圧はVcc−2Vbe、一方、トランジスタＱ２
のコレクタ、エミツタ間電圧はVoutである。従
つて次式が成立する。
Vbe、ダイオードＤ１の順方向電圧降下をVfと
すれば、トランジスタＱ１のコレクタ、エミツタ
間電圧はVcc−2Vbe、一方、トランジスタＱ２
のコレクタ、エミツタ間電圧はVoutである。従
つて次式が成立する。
I2＝｛１＋（Vout−Vcc＋2Vbe）α｝I1 ……(4)
また、トランジスタＱ３のコレクタ、エミツタ
間電圧は2Vbeであり、トランジスタＱ４のコレ
クタ、エミツタ間電圧はVcc−Vf−Voutである。
したがつて次式が成立する。
間電圧は2Vbeであり、トランジスタＱ４のコレ
クタ、エミツタ間電圧はVcc−Vf−Voutである。
したがつて次式が成立する。
I4＝ｎ｛１＋（Vcc−Vf−Vout−2Vbe）β｝I3
……(5) したがつて流出電流Ioと流入電流Iiの比は次の
様になる。
……(5) したがつて流出電流Ioと流入電流Iiの比は次の
様になる。
Io／Ii＝I4−I2／I2
＝ｎ｛１＋（Vcc−Vf−Vout−2Vbe）β／１＋（Vout
−Vcc＋2Vbe）α−１ （ｎ−１）｛１＋ｎ／ｎ−１（Vcc−Vf−Vout −2Vbe）β−（Vout−Vcc＋2Vbe）α｝
……(6) 但しI3≒I1 α、βの値は通常１％／Ｖ程度のオーダであ
り、したがつて流出電流Ioと流入電流Iiの比は２
％／Ｖ程度のオーダで変化してしまうことにな
る。従つてこの回路の出力端子に各種の制御回路
を接続する場合、該出力端子電圧の変動によつて
上記制御回路の性能が損なわれてしまうなどの問
題があつた。
−Vcc＋2Vbe）α−１ （ｎ−１）｛１＋ｎ／ｎ−１（Vcc−Vf−Vout −2Vbe）β−（Vout−Vcc＋2Vbe）α｝
……(6) 但しI3≒I1 α、βの値は通常１％／Ｖ程度のオーダであ
り、したがつて流出電流Ioと流入電流Iiの比は２
％／Ｖ程度のオーダで変化してしまうことにな
る。従つてこの回路の出力端子に各種の制御回路
を接続する場合、該出力端子電圧の変動によつて
上記制御回路の性能が損なわれてしまうなどの問
題があつた。
本発明は、かかる点に鑑みてなされたもので、
各々ベース、エミツタが共通接続された第１、第
２のトランジスタ、及び各々ベース、エミツタが
共通接続され各々のコレクタが上記第１、第２の
トランジスタのコレクタに接続された第３、第４
のトランジスタからなり、上記第４のトランジス
タのコレクタ電流を制御して、上記第２のトラン
ジスタのコレクタに接続された出力端子から流
入、流出電流を得るようにした流入、流出電流発
生回路において、上記第２のトランジスタのコレ
クタに、入力インピーダンスがその入力電流を０
とするほど高く、しかも電圧利得を持たないバツ
フア回路を接続し、その出力電圧を所定レベルシ
フトして上記第３、第４のトランジスタのエミツ
タに接続することにより、上記出力端子に得られ
る流入、流出電流の比を出力端子電圧の値に無関
係にすることができる流入、流出電流発生回路を
提供することを目的としている。
各々ベース、エミツタが共通接続された第１、第
２のトランジスタ、及び各々ベース、エミツタが
共通接続され各々のコレクタが上記第１、第２の
トランジスタのコレクタに接続された第３、第４
のトランジスタからなり、上記第４のトランジス
タのコレクタ電流を制御して、上記第２のトラン
ジスタのコレクタに接続された出力端子から流
入、流出電流を得るようにした流入、流出電流発
生回路において、上記第２のトランジスタのコレ
クタに、入力インピーダンスがその入力電流を０
とするほど高く、しかも電圧利得を持たないバツ
フア回路を接続し、その出力電圧を所定レベルシ
フトして上記第３、第４のトランジスタのエミツ
タに接続することにより、上記出力端子に得られ
る流入、流出電流の比を出力端子電圧の値に無関
係にすることができる流入、流出電流発生回路を
提供することを目的としている。
以下、本発明の実施例を図について説明する。
第２図は本発明の一実施例による流入、流出電流
発生回路を示し、図において、Ｑ１はバイアス用
電源Vbにベースが接続された第１導電型、即ち
NPNの第１のトランジスタ、Ｑ２はベースが上
記バイアス用電源Vbに、エミツタが上記トラン
ジスタＱ１のエミツタに接続された第２のNPN
トランジスタ、Ｑ３はコレクタが上記トランジス
タＱ１のコレクタに接続され、そのコレクタとベ
ースとがトランジスタＱ５（エミツタフオロア回
路）のベース、エミツタを介して接続された第２
導電型の、即ちPNPのトランジスタ、Ｑ４はこ
のトランジスタＱ３とベース、エミツタを共通と
し、コレクタがダイオードＤ１を介して上記トラ
ンジスタＱ２のコレクタに接続された第４の
PNPトランジスタ、１１はトランジスタＱ２の
コレクタにその入力が接続され、入力インピーダ
ンスが非常に高く電圧利得を持たないバツフア回
路、１２は２つのダイオードＤ２，Ｄ３を直列接
続してなり、バツフア回路１１の出力電圧を一定
値（2Vf）シフトさせるレベルシフト回路であ
り、その出力は上記トランジスタＱ３，Ｑ４のエ
ミツタに接続されている。そして上記トランジス
タＱ４のコレクタをトランジスタＱ６で制御する
ことにより、流入又は流出電流Ii、Ioを上記トラ
ンジスタＱ２のコレクタに接続された出力端子に
得るようになつている。また、上記トランジスタ
Ｑ３，Ｑ４は同じベース、エミツタ間電圧を持
ち、そのエミツタ面積比は１：ｎとなつている。
第２図は本発明の一実施例による流入、流出電流
発生回路を示し、図において、Ｑ１はバイアス用
電源Vbにベースが接続された第１導電型、即ち
NPNの第１のトランジスタ、Ｑ２はベースが上
記バイアス用電源Vbに、エミツタが上記トラン
ジスタＱ１のエミツタに接続された第２のNPN
トランジスタ、Ｑ３はコレクタが上記トランジス
タＱ１のコレクタに接続され、そのコレクタとベ
ースとがトランジスタＱ５（エミツタフオロア回
路）のベース、エミツタを介して接続された第２
導電型の、即ちPNPのトランジスタ、Ｑ４はこ
のトランジスタＱ３とベース、エミツタを共通と
し、コレクタがダイオードＤ１を介して上記トラ
ンジスタＱ２のコレクタに接続された第４の
PNPトランジスタ、１１はトランジスタＱ２の
コレクタにその入力が接続され、入力インピーダ
ンスが非常に高く電圧利得を持たないバツフア回
路、１２は２つのダイオードＤ２，Ｄ３を直列接
続してなり、バツフア回路１１の出力電圧を一定
値（2Vf）シフトさせるレベルシフト回路であ
り、その出力は上記トランジスタＱ３，Ｑ４のエ
ミツタに接続されている。そして上記トランジス
タＱ４のコレクタをトランジスタＱ６で制御する
ことにより、流入又は流出電流Ii、Ioを上記トラ
ンジスタＱ２のコレクタに接続された出力端子に
得るようになつている。また、上記トランジスタ
Ｑ３，Ｑ４は同じベース、エミツタ間電圧を持
ち、そのエミツタ面積比は１：ｎとなつている。
本実施例におけるミラー回路の電源電圧（トラ
ンジスタＱ３，Ｑ４のエミツタ電圧）は、バツフ
ア回路１１の出力Voutにレベルシフト回路１２
のダイオードＤ２，Ｄ３の順方向電圧降下分を加
えたVout＋2Vfとなる。ここでトランジスタＱ
１のコレクタ、エミツタ間電圧はトランジスタＱ
４のエミツタ電圧Vout＋2Vfよりトランジスタ
Ｑ３のベース・エミツタ過電圧Vbeおよびトラン
ジスタＱ５のベース・エミツタ間電圧Vbeを引い
た値、即ちVout＋2Vf−2Vbeとなる。ダイオー
ドの順方向電圧降下Vfはトランジスタのベース、
エミツタ間電圧Vbeに等しいからトランジスタＱ
１のコレクタ、エミツタ間電圧はVoutとなり、
一方トランジスタＱ２のコレクタ、エミツタ間電
圧もVoutであるから、トランジスタＱ１，Ｑ２
のコレクタ、エミツタ間電圧は出力電圧Voutの
値に関わらず常に等しくなる。従つてアーリ効果
を考慮した場合にも次式が成立する。
ンジスタＱ３，Ｑ４のエミツタ電圧）は、バツフ
ア回路１１の出力Voutにレベルシフト回路１２
のダイオードＤ２，Ｄ３の順方向電圧降下分を加
えたVout＋2Vfとなる。ここでトランジスタＱ
１のコレクタ、エミツタ間電圧はトランジスタＱ
４のエミツタ電圧Vout＋2Vfよりトランジスタ
Ｑ３のベース・エミツタ過電圧Vbeおよびトラン
ジスタＱ５のベース・エミツタ間電圧Vbeを引い
た値、即ちVout＋2Vf−2Vbeとなる。ダイオー
ドの順方向電圧降下Vfはトランジスタのベース、
エミツタ間電圧Vbeに等しいからトランジスタＱ
１のコレクタ、エミツタ間電圧はVoutとなり、
一方トランジスタＱ２のコレクタ、エミツタ間電
圧もVoutであるから、トランジスタＱ１，Ｑ２
のコレクタ、エミツタ間電圧は出力電圧Voutの
値に関わらず常に等しくなる。従つてアーリ効果
を考慮した場合にも次式が成立する。
I2＝I1 ……(7)
またトランジスタＱ３のコレクタ、エミツタ間
電圧は2Vbe、トランジスタＱ４のコレクタ、エ
ミツタ間電圧はVfであり、次式が成立する。
電圧は2Vbe、トランジスタＱ４のコレクタ、エ
ミツタ間電圧はVfであり、次式が成立する。
I4＝ｎ｛１−（2Vbe−Vf）β｝I3 ……(8)
したがつて流出電流Ioと流入電流Iiの比は次の
様になる。
様になる。
Io／Ii＝I4−I2／I2
＝ｎ｛１−（2Vbe−Vf）β｝−１ ……(9)
(9)式は流入電流Iiと流出電流Ioの比が出力電圧
Voutの値に無関係であることを示している。
Voutの値に無関係であることを示している。
このような本実施例回路では、出力端子が接続
されたトランジスタＱ２のコレクタに、入力イン
ピーダンスが非常に高く、しかも電圧利得を持た
ないバツフア回路１１を接続し、このバツフア回
路１１の出力電圧を所定電圧分シフトしてトラン
ジスタＱ３，Ｑ４のエミツタに印加するようにし
たので、上記出力端子に得られる流入、流出電流
の比を出力電圧の値に無関係にすることができ
る。そしてこの電流比が出力電圧に関係せず一定
であるということは、例えば、上記出力端子に容
量を接続して積分機能をさせる回路において、そ
の性能を向上できることになる。
されたトランジスタＱ２のコレクタに、入力イン
ピーダンスが非常に高く、しかも電圧利得を持た
ないバツフア回路１１を接続し、このバツフア回
路１１の出力電圧を所定電圧分シフトしてトラン
ジスタＱ３，Ｑ４のエミツタに印加するようにし
たので、上記出力端子に得られる流入、流出電流
の比を出力電圧の値に無関係にすることができ
る。そしてこの電流比が出力電圧に関係せず一定
であるということは、例えば、上記出力端子に容
量を接続して積分機能をさせる回路において、そ
の性能を向上できることになる。
以上のように、本発明によれば、ベース、エミ
ツタが共通接続された第１、第２のトランジスタ
のコレクタに、ベース、エミツタが共通接続され
た第３、第４のトランジスタのコレクタのそれぞ
れを接続し、上記第４のトランジスタのコレクタ
電流を制御して上記第２のトランジスタのコレク
タに接続された出力端子に流入、流出電流を得る
ようにした流入、流出電流発生回路において、上
記出力端子と接続された第２のトランジスタのコ
レクタに、入力インピーダンスがその入力電流を
０とするほど高く、しかも電圧利得を持たないバ
ツフア回路を接続し、このバツフア回路の出力電
位を所定電圧分シフトしてこれを上記第３、第４
のトランジスタに印加するようにしたので、上記
流入、流出電流の電流比を出力端子電圧にかかわ
らず一定とすることができ、該出力端子に接続さ
れる各種回路の性能を向上させることができる効
果がある。
ツタが共通接続された第１、第２のトランジスタ
のコレクタに、ベース、エミツタが共通接続され
た第３、第４のトランジスタのコレクタのそれぞ
れを接続し、上記第４のトランジスタのコレクタ
電流を制御して上記第２のトランジスタのコレク
タに接続された出力端子に流入、流出電流を得る
ようにした流入、流出電流発生回路において、上
記出力端子と接続された第２のトランジスタのコ
レクタに、入力インピーダンスがその入力電流を
０とするほど高く、しかも電圧利得を持たないバ
ツフア回路を接続し、このバツフア回路の出力電
位を所定電圧分シフトしてこれを上記第３、第４
のトランジスタに印加するようにしたので、上記
流入、流出電流の電流比を出力端子電圧にかかわ
らず一定とすることができ、該出力端子に接続さ
れる各種回路の性能を向上させることができる効
果がある。
第１図は従来の流入、流出電流発生回路の構成
図、第２図は本発明の一実施例による流入、流出
電流発生回路の構成図である。 Ｑ１……第１のトランジスタ、Ｑ２……第２の
トランジスタ、Ｑ３……第３のトランジスタ、Ｑ
４……第４のトランジスタ、Ｑ５……エミツタフ
オロア回路、Vb……バイアス用電源、１１……
バツフア回路、１２……レベルシフト回路。なお
図中、同一符号は同一又は相当部分を示す。
図、第２図は本発明の一実施例による流入、流出
電流発生回路の構成図である。 Ｑ１……第１のトランジスタ、Ｑ２……第２の
トランジスタ、Ｑ３……第３のトランジスタ、Ｑ
４……第４のトランジスタ、Ｑ５……エミツタフ
オロア回路、Vb……バイアス用電源、１１……
バツフア回路、１２……レベルシフト回路。なお
図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ベースがバイアス用電源に接続された第１導
電型の第１のトランジスタと、ベース、エミツタ
が上記第１のトランジスタのベース、エミツタと
共通接続された第１導電型の第２のトランジスタ
と、コレクタが上記第１のトランジスタのコレク
タに接続されベースがそのコレクタに接続された
第２導電型の第３のトランジスタと、ベース、エ
ミツタが上記第３のトランジスタのベース、エミ
ツタと共通接続されコレクタが上記第２のトラン
ジスタのコレクタに接続された第２導電型の第４
のトランジスタと、入力が上記第２のトランジス
タのコレクタに接続され入力インピーダンスがそ
の入力電源を０とするほど高く電圧利得を持たな
いバツフア回路と、該バツフア回路の出力電位を
所定値シフトさせこれを上記第３、第４のトラン
ジスタのエミツタに印加するレベルシフト回路
と、上記第４のトランジスタのコレクタに電流制
御用信号を印加するための制御信号入力端子と、
上記第２のトランジスタのコレクタから取り出さ
れ上記制御信号に応じて本回路への流入又は流出
電流を得る出力端子とを備えたことを特徴とする
流入、流出電流発生回路。 ２ 上記第３のトランジスタのベースは、エミツ
タフオロア回路を介してそのコレクタに接続され
ていることを特徴とする特許請求の範囲第１項記
載の流入、流出電流発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228002A JPS60119108A (ja) | 1983-11-30 | 1983-11-30 | 流入、流出電流発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228002A JPS60119108A (ja) | 1983-11-30 | 1983-11-30 | 流入、流出電流発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119108A JPS60119108A (ja) | 1985-06-26 |
| JPH0155768B2 true JPH0155768B2 (ja) | 1989-11-27 |
Family
ID=16869634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228002A Granted JPS60119108A (ja) | 1983-11-30 | 1983-11-30 | 流入、流出電流発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119108A (ja) |
-
1983
- 1983-11-30 JP JP58228002A patent/JPS60119108A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60119108A (ja) | 1985-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |