JPH0522275B2 - - Google Patents
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- JPH0522275B2 JPH0522275B2 JP62274416A JP27441687A JPH0522275B2 JP H0522275 B2 JPH0522275 B2 JP H0522275B2 JP 62274416 A JP62274416 A JP 62274416A JP 27441687 A JP27441687 A JP 27441687A JP H0522275 B2 JPH0522275 B2 JP H0522275B2
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- JP
- Japan
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- circuit
- current mirror
- output
- current
- mirror circuit
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２入力の電流の中から最大値電流を出
力する最大値出力回路に関する。
力する最大値出力回路に関する。
第３図はこの種の最大値出力回路の従来例の回
路図である。
路図である。
本従来例はカレントミラー回路４，５の共通部
が正電源Vccに接続され、カレントミラー回路４
に入力電流IIN1が、カレントミラー回路５に入力
電流IIN2がそれぞれ入力され、カレントミラー回
路４，５で電流の流れる方向が反転されカレント
ミラー回路４，５の出力端に接続された抵抗Ｒ
１，Ｒ２に電圧が発生する。
が正電源Vccに接続され、カレントミラー回路４
に入力電流IIN1が、カレントミラー回路５に入力
電流IIN2がそれぞれ入力され、カレントミラー回
路４，５で電流の流れる方向が反転されカレント
ミラー回路４，５の出力端に接続された抵抗Ｒ
１，Ｒ２に電圧が発生する。
差動増幅器OP１，OP２、ダイオードＤ１，Ｄ
２、抵抗Ｒ３で構成された加算回路６は抵抗Ｒ１
とＲ２の電圧を入力として、大きい方の電圧を出
力するものである。
２、抵抗Ｒ３で構成された加算回路６は抵抗Ｒ１
とＲ２の電圧を入力として、大きい方の電圧を出
力するものである。
カレントミラー回路４，５のミラー比（入出力
電流比）をそれぞれ１：１とし、Ｒ１＝Ｒ２とす
ると、IIN1＞IIN2のとき、Ｒ１IIN1＞Ｒ２IIN2となる
ため、ダイオードＤ１がオンし、ダイオードＤ２
がオフし、この回路の出力電圧VOUTはＲ１IIN1と
なる。
電流比）をそれぞれ１：１とし、Ｒ１＝Ｒ２とす
ると、IIN1＞IIN2のとき、Ｒ１IIN1＞Ｒ２IIN2となる
ため、ダイオードＤ１がオンし、ダイオードＤ２
がオフし、この回路の出力電圧VOUTはＲ１IIN1と
なる。
IIN1＜IIN2のとき、Ｒ１IIN1＜Ｒ２IIN2となるた
め、ダイオードＤ１がオフし、ダイオードＤ２が
オンし、この回路の出力電圧VOUTはＲ２IIN2とな
る。
め、ダイオードＤ１がオフし、ダイオードＤ２が
オンし、この回路の出力電圧VOUTはＲ２IIN2とな
る。
すなわち、入力電流IIN1とIIN2の大きい方の電流
（最大値）が電圧に変換されて出力される。
（最大値）が電圧に変換されて出力される。
上述した従来の最大値出力回路は加算回路６の
ダイオードの電圧降下（順電圧）を補償するため
に差動増幅器を使用する必要があり、本回路を半
導体集積回路化する場合、回路が複雑となり、チ
ツプ面積も大きくなるという欠点がある。
ダイオードの電圧降下（順電圧）を補償するため
に差動増幅器を使用する必要があり、本回路を半
導体集積回路化する場合、回路が複雑となり、チ
ツプ面積も大きくなるという欠点がある。
また、差動増幅器は入力電流の有無に無関係に
電源電流を必要とするため、消費電力が大きいと
いう欠点がある。
電源電流を必要とするため、消費電力が大きいと
いう欠点がある。
本発明の目的は前記問題点を解消した最大値出
力回路を提供することにある。
力回路を提供することにある。
本発明は第１の入力端子を第１のカレントミラ
ー回路に接続し、第２の入力端子を第２のカレン
トミラー回路に接続し、前記第１のカレントミラ
ー回路の第１の出力端を前記第１のカレントミラ
ー回路の極性と反対の第３のカレントミラー回路
に接続し、前記第１のカレントミラー回路の第２
の出力端と前記第２のカレントミラー回路の第２
の出力端を加算回路に接続し、前記第２のカレン
トミラー回路の第１の出力端と前記第３のカレン
トミラー回路の出力端とを差電流検出回路に接続
し、前記差電流検出回路の一方の極性の出力で前
記第１のカレントミラー回路の第２の出力端を制
御し、前記差電流検出回路の他方の極性の出力で
前記第２のカレントミラー回路の第２の出力端を
制御し、前記加算回路の出力より最大値を出力す
るようにしたことを特徴とする最大値出力回路で
ある。
ー回路に接続し、第２の入力端子を第２のカレン
トミラー回路に接続し、前記第１のカレントミラ
ー回路の第１の出力端を前記第１のカレントミラ
ー回路の極性と反対の第３のカレントミラー回路
に接続し、前記第１のカレントミラー回路の第２
の出力端と前記第２のカレントミラー回路の第２
の出力端を加算回路に接続し、前記第２のカレン
トミラー回路の第１の出力端と前記第３のカレン
トミラー回路の出力端とを差電流検出回路に接続
し、前記差電流検出回路の一方の極性の出力で前
記第１のカレントミラー回路の第２の出力端を制
御し、前記差電流検出回路の他方の極性の出力で
前記第２のカレントミラー回路の第２の出力端を
制御し、前記加算回路の出力より最大値を出力す
るようにしたことを特徴とする最大値出力回路で
ある。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の最大値出力回路の一実施例の
回路図である。
回路図である。
本実施例は第１のカレントミラー回路１と第２
のカレントミラー回路２の共通部を正電源Vccに
接続し、第１の入力端子を第１のカレントミラー
回路１に接続し、第２の入力端子を第２のカレン
トミラー回路２に接続し、前記第１のカレントミ
ラー回路１の第１の出力端を前記第１のカレント
ミラー回路１の極性と反対の第３のカレントミラ
ー回路３に接続し、前記第１のカレントミラー回
路１の第２の出力端と前記第２のカレントミラー
回路２の第２の出力端を、ダイオードＤ１，Ｄ２
及び抵抗５からなる加算回路６に接続し、前記第
２のカレントミラー回路２の第１の出力端と前記
第３のカレントミラー回路３の出力端とを差電流
検出回路７に接続する。
のカレントミラー回路２の共通部を正電源Vccに
接続し、第１の入力端子を第１のカレントミラー
回路１に接続し、第２の入力端子を第２のカレン
トミラー回路２に接続し、前記第１のカレントミ
ラー回路１の第１の出力端を前記第１のカレント
ミラー回路１の極性と反対の第３のカレントミラ
ー回路３に接続し、前記第１のカレントミラー回
路１の第２の出力端と前記第２のカレントミラー
回路２の第２の出力端を、ダイオードＤ１，Ｄ２
及び抵抗５からなる加算回路６に接続し、前記第
２のカレントミラー回路２の第１の出力端と前記
第３のカレントミラー回路３の出力端とを差電流
検出回路７に接続する。
差電流検出回路７はPNPトランジスタＱ１と
NPNトランジスタＱ２のエミツタ相互が接続さ
れ、ベースが基準電圧VREF（正電源Vccとグラン
ド間の電位）に接続するように構成され、カレン
トミラー回路２，３の出力はトランジスタＱ１，
Ｑ２のエミツタに共通に接続される。該差電流検
出回路２つの出力端は、抵抗Ｒ１〜Ｒ４、トラン
ジスタＱ３〜Ｑ５で構成される制御回路に入力さ
れ制御回路の出力は第１のカレントミラー回路１
の第２の出力端と第２のカレントミラー回路の第
２の出力端に接続され、かつ加算回路６に接続さ
れ、加算回路６から入力電流の大きい方が電圧に
変換されて出力される。第２図ａ，ｂは第１図中
のカレントミラー回路１，２，３の回路図であ
る。トランジスタＱ７，Ｑ１１のコレクタが入力
でトランジスタＱ８，Ｑ９，Ｑ１２のコレクタが
出力である。抵抗Ｒ６〜Ｒ８の比、抵抗Ｒ９，Ｒ
１０の比によつてミラー比が決まる。Ｑ６，Ｑ１
０はトランジスタである。
NPNトランジスタＱ２のエミツタ相互が接続さ
れ、ベースが基準電圧VREF（正電源Vccとグラン
ド間の電位）に接続するように構成され、カレン
トミラー回路２，３の出力はトランジスタＱ１，
Ｑ２のエミツタに共通に接続される。該差電流検
出回路２つの出力端は、抵抗Ｒ１〜Ｒ４、トラン
ジスタＱ３〜Ｑ５で構成される制御回路に入力さ
れ制御回路の出力は第１のカレントミラー回路１
の第２の出力端と第２のカレントミラー回路の第
２の出力端に接続され、かつ加算回路６に接続さ
れ、加算回路６から入力電流の大きい方が電圧に
変換されて出力される。第２図ａ，ｂは第１図中
のカレントミラー回路１，２，３の回路図であ
る。トランジスタＱ７，Ｑ１１のコレクタが入力
でトランジスタＱ８，Ｑ９，Ｑ１２のコレクタが
出力である。抵抗Ｒ６〜Ｒ８の比、抵抗Ｒ９，Ｒ
１０の比によつてミラー比が決まる。Ｑ６，Ｑ１
０はトランジスタである。
次に本実施例の動作を説明する。
カレントミラー回路１，２のミラー比を１：
１：１、カレントミラー回路３のミラー比を１：
１とすると、 IIN1＞IIN2のとき、カレントミラー回路３の出力
電流がカレントミラー回路２の第２の出力電流よ
り大きいため、差電流検出回路のトランジスタＱ
１はオンし、Ｑ２はオフする。差電流検出回路の
トランジスタＱ１の出力電流によりトランジスタ
Ｑ３，Ｑ５はオンする。差電流検出回路のトラン
ジスタＱ２には電流が流れないため、トランジス
タＱ４はオフしている。
１：１、カレントミラー回路３のミラー比を１：
１とすると、 IIN1＞IIN2のとき、カレントミラー回路３の出力
電流がカレントミラー回路２の第２の出力電流よ
り大きいため、差電流検出回路のトランジスタＱ
１はオンし、Ｑ２はオフする。差電流検出回路の
トランジスタＱ１の出力電流によりトランジスタ
Ｑ３，Ｑ５はオンする。差電流検出回路のトラン
ジスタＱ２には電流が流れないため、トランジス
タＱ４はオフしている。
カレントミラー回路２の第２の出力電流はトラ
ンジスタＱ５を通つてグランドに流れる。加算回
路のダイオードＤ２は、トランジスタＱ５のコレ
クタがほぼ０（Ｖ）であるためオフしており、ダ
イオードＤ１のみがオンしている。したがつて、
加算回路の出力にはカレントミラー回路１の第２
の出力電流と加算回路の抵抗Ｒ５との積の電圧
IIN1Ｒ５が出力される。
ンジスタＱ５を通つてグランドに流れる。加算回
路のダイオードＤ２は、トランジスタＱ５のコレ
クタがほぼ０（Ｖ）であるためオフしており、ダ
イオードＤ１のみがオンしている。したがつて、
加算回路の出力にはカレントミラー回路１の第２
の出力電流と加算回路の抵抗Ｒ５との積の電圧
IIN1Ｒ５が出力される。
IIN1＜IIN2のとき、カレントミラー回路２の第２
の出力電流が、カレントミラー回路３の出力電流
より大きいため、差電流検出回路のトランジスタ
Ｑ２はオンし、Ｑ１はオフする。差電流検出回路
のトランジスタＱ２の出力電流によりトランジス
タＱ４はオンする。差電流検出回路のトランジス
タＱ１には電流が流れないためトランジスタＱ
３，Ｑ５はオフしている。カレントミラー回路１
の第２の出力電流はトランジスタＱ４を通つてグ
ランドに流れる。加算回路６のダイオードＤ１は
トランジスタＱ４のコレクタがほぼ０（Ｖ）であ
るためオフしており、ダイオードＤ２のみがオン
している。したがつて、加算回路の出力には、カ
レントミラー回路２の第２の出力電流と加算回路
の抵抗Ｒ５との積の電圧IIN1Ｒ５が出力される。
すなわち、入力電流IIN1とIIN2の大きい方の電流
（最大値）が電圧に変換されて出力される。
の出力電流が、カレントミラー回路３の出力電流
より大きいため、差電流検出回路のトランジスタ
Ｑ２はオンし、Ｑ１はオフする。差電流検出回路
のトランジスタＱ２の出力電流によりトランジス
タＱ４はオンする。差電流検出回路のトランジス
タＱ１には電流が流れないためトランジスタＱ
３，Ｑ５はオフしている。カレントミラー回路１
の第２の出力電流はトランジスタＱ４を通つてグ
ランドに流れる。加算回路６のダイオードＤ１は
トランジスタＱ４のコレクタがほぼ０（Ｖ）であ
るためオフしており、ダイオードＤ２のみがオン
している。したがつて、加算回路の出力には、カ
レントミラー回路２の第２の出力電流と加算回路
の抵抗Ｒ５との積の電圧IIN1Ｒ５が出力される。
すなわち、入力電流IIN1とIIN2の大きい方の電流
（最大値）が電圧に変換されて出力される。
以上説明したように本発明は２つの入力電流の
差電流で入力電流を選択することによつて、消費
電力が少なく回路が簡単な最大値出力回路を得る
ことができる効果がある。
差電流で入力電流を選択することによつて、消費
電力が少なく回路が簡単な最大値出力回路を得る
ことができる効果がある。
第１図は本発明の一実施例を示す回路図、第２
図ａ，ｂは第１図に示した第１〜第３のカレント
ミラー回路を示す回路図、第３図は従来例を示す
回路図である。 １〜３……カレントミラー回路、６……加算回
路、Ｒ１〜Ｒ１０……抵抗、Ｑ１，Ｑ４，Ｑ５，
Ｑ１０〜Ｑ１２……NPNトランジスタ、Ｑ２，
Ｑ３，Ｑ６〜Ｑ９……PNPトランジスタ、Ｄ１，
Ｄ２……ダイオード、IIN1，IIN2……入力電流、
VOUT……出力電圧、Vcc……正電源、VREF……基
準電圧。
図ａ，ｂは第１図に示した第１〜第３のカレント
ミラー回路を示す回路図、第３図は従来例を示す
回路図である。 １〜３……カレントミラー回路、６……加算回
路、Ｒ１〜Ｒ１０……抵抗、Ｑ１，Ｑ４，Ｑ５，
Ｑ１０〜Ｑ１２……NPNトランジスタ、Ｑ２，
Ｑ３，Ｑ６〜Ｑ９……PNPトランジスタ、Ｄ１，
Ｄ２……ダイオード、IIN1，IIN2……入力電流、
VOUT……出力電圧、Vcc……正電源、VREF……基
準電圧。
Claims (1)
- １ 第１の入力端子を第１のカレントミラー回路
に接続し、第２の入力端子を第２のカレントミラ
ー回路に接続し、前記第１のカレントミラー回路
の第１の出力端を前記第１のカレントミラー回路
の極性と反対の第３のカレントミラー回路に接続
し、前記第１のカレントミラー回路の第２の出力
端と前記第２のカレントミラー回路の第２の出力
端を加算回路に接続し、前記第２のカレントミラ
ー回路の第１の出力端と前記第３のカレントミラ
ー回路の出力端とを差電流検出回路に接続し、前
記差電流検出回路の一方の極性の出力で前記第１
のカレントミラー回路の第２の出力端を制御し、
前記差電流検出回路の他方の極性の出力で前記第
２のカレントミラー回路の第２の出力端を制御
し、前記加算回路の出力より最大値を出力するよ
うにしたことを特徴とする最大値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274416A JPH01115205A (ja) | 1987-10-29 | 1987-10-29 | 最大値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62274416A JPH01115205A (ja) | 1987-10-29 | 1987-10-29 | 最大値出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01115205A JPH01115205A (ja) | 1989-05-08 |
| JPH0522275B2 true JPH0522275B2 (ja) | 1993-03-29 |
Family
ID=17541368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62274416A Granted JPH01115205A (ja) | 1987-10-29 | 1987-10-29 | 最大値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01115205A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5191671B2 (ja) * | 2007-02-17 | 2013-05-08 | セイコーインスツル株式会社 | 加算器及び電流モード型スイッチングレギュレータ |
| JP2012177827A (ja) * | 2011-02-28 | 2012-09-13 | Ricoh Co Ltd | トナー、このトナーを用いたフルカラー画像形成方法及びフルカラー画像形成装置 |
-
1987
- 1987-10-29 JP JP62274416A patent/JPH01115205A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01115205A (ja) | 1989-05-08 |
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