JPH0155789B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明はTV信号の垂直帰線消去期間にデジタ
ル信号としてコード化した文字・図形情報を多重
伝送するコード方式文字放送に好適な符号の誤り
制御に関するものであり特に伝送路で生じたビツ
ト誤りを訂正することによつて最大限回復させよ
うとする誤り訂正復号回路に関するものである。

（技術的背景） TV伝送路を使用するこの種のサービスにおけ
る誤り訂正方式として１パケツトを272ビツトで
構成し、データビツト272ビツト、情報ビツト190
ビツトおよびパリテイビツト82ビツトのデータ信
号を形成して伝送し復号する方式が特願昭58−
6579（特開昭59−133751号公報）、特願昭58−
54002（特開昭59−181841号公報）および特願昭58
−90017特開昭59−216388号公報に示されている。

ここに開示されている誤り訂正復号回路の構成
を第１図に示す。第１図において１はCPU（図示
しない。）につながるCPUバスラインであつて、
出力ポート２の入力端子および入力ポート３出力
端子に接続されている。

出力ポート２は訂正前データ５を誤り訂正回路
４に供給する。誤り訂正回路４は並−直列変換回
路、直−並列変換回路、シンドロームレジスタ、
データレジスタ、多数決回路等を含んでおり、
（272、190）符号を訂正する動作を行なう。誤り
訂正回路４は訂正後データ６およびレデイー信号
１０を前記入力ポート３に供給する。CPUから
出力ポート２を介してスタート信号７、ロード信
号８、およびコレクト信号９が前記誤り訂正回路
４に供給されている。

次に第１図の動作を説明する。誤り訂正を開始
するにあたつてCPUはまずスタート信号７を誤
り訂正回路４に供給し、シンドロームレジスタを
リセツトする。次に所定ビツト（例えば８ビツ
ト、もしくは16ビツト）単位ごとにCPUがCPU
バスライン１および出力ポートを介して訂正前デ
ータを誤り訂正回路４に供給しそのつどロード信
号８を与える。誤り訂正回路４は８ビツト（ある
るいは16ビツト）のデータを並−直列変換してデ
ータレジスタおよびシンドロームレジスタに導入
する。従つて272ビツトのパケツト・データを導
入するのに８ビツト単位であれば、34回、（16ビ
ツト単位であれば17回）繰り返す。272ビツトの
データをシンドロームレジスタに導入することに
より、シンドロームが形成される。シンドローム
が形成されるとCPUは、CPUバスライン１およ
び出力ポート２を介してコレクト信号を誤り訂正
回路に与え、誤り訂正回路４は８ビツト（もしく
は16ビツト）単位づつ誤り訂正して直−並列変換
した上訂正後データ６として入力ポート３、およ
びCPUバスライン１を介してCPUに戻す。８ビ
ツト単位であれば34回（16ビツト単位であれば17
回）繰り返すと272ビツトすべてが訂正されて
CPUに取り込まれる。

レデイー信号１０はCPUが８ビツト（もしく
は16ビツト）の訂正前データを誤り訂正回路にロ
ードしてよいか否か、あるいは８ビツト（もしく
は16ビツト）の訂正後データをCPUが読み込ん
でよいか否かをCPUに知らせるための信号であ
る。

このように第１図の方式では（272、190）符号
の訂正をメモリーマツプツドＩ／Ｏ形式で行なえ
回路構成が簡単になる長所がある反面、CPUが
符号訂正復号回路へのデータの書き込み、読み出
しから、受信する信号の処理まで対応しなければ
ならずCPUの負担が大きくなる欠点もある。

日本の文字放送においては一垂直帰線消去時間
の間に最大12パケツトまでのデータを伝送するこ
とが可能であるから、例えば８ビツト＝１バイト
単位で処理を行なう場合、誤り訂正のために 34バイト×２×12パケツト＝816バイト時間 を必要としさらにロード命令およびコレクト命令
を与える操作やレデイー信号をチエツクする操作
が必要であるためCPUの動作の負担が大きく文
字コード放送の受信に必要なデコードや表示を行
なうための処理に支障をきたすことになつてしま
う。

（発明の目的） 本発明は従来技術の長所を生かし問題点を解決
するため、伝送されたデータを直−並列変換し、
バツフアメモリへの転送、バツフアメモリよりの
訂正前データの読み出し、符号訂正から訂正後デ
ータのバツフアメモリへの書き込みまで行なう動
作モード（実施例１）と伝送されたデータの受信
バツフアメモリへの書き込みまでをCPUが行な
い、バツフアメモリより訂正前データの読み出
し、符号訂正、バツフアメモリへの書き込みまで
を行なう動作モード（実施例２）を従来の動作モ
ード（実施例３）に追加し、使用する目的に応じ
て最適の動作モードを選べるようにしたものであ
る。

（実施例） 第２図に本発明における三つの動作を切り換え
るためのモード指定回路を示す。

第２図にて、２３はローカルデータバス、８１
はCPUよりのモードレジスタ書き込み信号、８
０はモードレジスタ、８２はモード２（第２の動
作実施例）指定信号、８３はモード３（第３の動
作実施例）指定信号、２７はタイミング制御回路
である。

まず、CPUはローカルデータバス２３に使用
したい動作モードのデータ（例えば０ビツト目が
モード２指定信号８２、１ビツト目がモード３指
定信号８３に各々対応している）を出力しモード
レジスタ書き込み信号８１にてモードレジスタ８
０に書き込まれる。例としてモード２の動作（第
２の動作実施例）を選択する場合CPUデータバ
スに“１、０、０、０、０、０、０、０”を出力
しモードレジスタ書き込み信号８１を発し、タイ
ミング制御回路２７にモード２指定信号８２を出
力する。

動作モード１（第１の動作実施例）を指定する
場合はモードレジスタ８０に“０、０、０、０、
０、０、０、０”を書き込む。モード２指定信号
８２とモード３指定信号８３がともに“０”の
時、モード１指定とみなされる。

動作モード３（第３の動作実施例）を指定する
時は“０、１、０、０、０、０、０、０”をモー
ドレジスタ８０に書き込む。

以下に、各々の動作モードが選択された場合の
動作を動作モード１（第１の動作実施例）より順
に説明していく。

本発明の第１の動作実施例の回路図を第３図に
示す。第３図において２０はCPU（図示せず）の
データバスまた２１はCPUのアドレスバスであ
る。CPUのデータバス２０はデータバス制御回
路２２の第１の入出力端子に接続され前記データ
バス制御回路２２の第２の入出力端子はローカル
データバス２３に接続されている。

前記CPUのアドレスバス２１はアドレス切替
回路２４の第１の入力端子に接続され、前記アド
レス切替回路２４の第２の入力端子にはアドレス
生成回路２５から自動アドレス信号２６が供給さ
れている。アドレス切替回路２４はタイミング制
御回路２７から供給されるバス制御信号２８によ
り第１の入力端子に与えられるCPUのアドレス
信号か第２の入力端子に与えられる自動アドレス
信号２６か、いずれか一方を選択し、バツフアメ
モリ２９のアドレス入力端子にメモリアドレス信
号を供給する。

ローカルデータバス２３はまたバツフアメモリ
２９のデータ入出力端子およびデータ転送回路３
０のデータ入出力端子にも接続されており、この
ためCPUとバツフアメモリおよびデータ転送回
路は相互にデータをやり取りすることができる。

データ転送回路３０には文字コード放送の受信
部（図示せず。）によつて受信され抽出されたパ
ケツト受信データであるシリアル受信データ３
１、文字コード放送のフレーミンブ信号により、
フレーム同期がとられたことを示すフレーミング
検出信号３２、および文字コードのクロツクラン
インによりクロツク同期がとられた同期クロツク
３３が供給されている。

データレジスタ３４は272ビツトのパケツト受
信データもしくは、パケツト受信データ272ビツ
トのうちの190ビツトの情報ビツトを格納しシフ
トするためのレジスタでありデータ転送回路３０
によつて並−直列変換された訂正前データ３５を
受け取りシフトする。シンドロームレジスタ３６
は特願昭58−6579の第１０図と同等のものであつ
て、82ビツトからなり、２を法とする加算器３７
を介する帰還ループを有している。３８は、ロー
ドゲート回路でありタイミング制御回路２７から
供給されるロードゲート信号３９により訂正前デ
ータ３５を加算器３７を介してシンドロームレジ
スタ３６に供給するか否かを制御する。

４０はシンドロームレジスタ信号、４１は多数
決回路であり、４２はシンドロームレジスタおよ
びデータレジスタ３４にデータをロードするため
のロード用クロツク信号、４３は訂正用クロツク
信号、４４はシンドロームレジスタ３６をクリア
するためのクリア信号、４５は多数決回路４１の
結果信号を誤り着正信号４７として加算器３７，
４８に供給するか否かをコレクトゲート信号４６
によつて制御するためのコレクトゲート回路、４
９は訂正後データ、５０は直−並／並−直変換を
行なわせるためのクロツク信号、５１は受信デー
タをバツフアメモリ２９に書き込むための書き込
みパルス信号、５２はバツフアメモリ２９に書き
込みを行なうための書き込みパルス信号である。

また５３は垂直帰線消去信号、もしくは垂直帰
線消去信号に類似する信号、５４は水平同期信号
もしくは水平帰線消去信号、５５は動作状態を示
すステータス信号である。

５６，５７はアドレス更新信号、５８はCPU
のデータリクエスト信号である。

前記ローカルデータバス２３はインデツクスレ
ジスタ６０の入力端子に接続されておりインデツ
クスレジスタにはCPUからの書き込みパルス信
号６３、およびタイミング制御回路２７からのイ
ンデツクスシフト用クロツク６２が供給されてお
り訂正インデツクス信号６１を生成する。またロ
ーカルデータバス２３は、フレーミング検出レジ
スタ７０の出力端子にも接続されている。７２は
フレーミング検出信号３２をフレーミング検出レ
ジスタ７０にシフトインさせる検出シフトクロツ
クである。７３は訂正インデツクス信号、７４は
インデツクスレジスタ６０よりの訂正インデツク
ス信号６１とフレーミング検出レジスタ７０より
の訂正インデツクス信号７３のANDを取り、訂
正インデツクス信号７５を作成するゲートであ
り、タイミング制御回路２７に訂正インデツクス
信号７５を与える。

８０はモードレジスタであり、８１はモードレ
ジスタ書き込み信号、８２はモードド２（第２の
動作実施例）指定信号であり、８３はモード３
（第３の動作実施例）指定信号であり、８２と８
３の出力が共に“０”の時、モード１（第１の動
作実施例）の動作モードとなる。

次に第３図の動作を説明する。

第３図の動作は大別して、シリアル受信デー
タを直−並列変換してバツフアメモリに書込む、
バツフアメモリから訂正前データを読み出し、
データレジスタとシンドロームレジスタにロード
する、データレジスタとシンドロームレジスタ
を巡回させ誤り訂正を行なう、訂正されたデー
タをバツフアメモリに書き込む、という４つの動
作からなる。そして、最後にCPUがバツフアメ
モリに格納されたデータを読み出す。

これら動作の概念のフローチヤートを第４図に
示す。まず第１の動作（の動作）では１垂直帰
線時間の全パケツトの受信データを順次バツフア
メモリに格納する。第２、第３および第４の動作
（、およびの動作）では１パケツト単位で
処理を行うが、その前にそのパケツトが訂正され
るべきであるか否かが判断される。インデツクス
レジスタ６０およびフレーミング検出レジスタ７
０は後に詳述するようにそのパケツトが訂正され
るべきであるか否かを示すインデツクス（示標）
を与える。

訂正されるべきパケツトであれば第２、第３お
よび第４の動作（、およびの動作）を実行
し、訂正されるべきでないパケツトであれば第
２、第３および第４の動作を実行することなく、
次のパケツトをサーチする。

かくして訂正すべきパケツトのデータが全て訂
正され、バツフアメモリに格納されると動作終了
となりステータス信号５５を発してCPUがバツ
フアメモリのデータを読み出してよいことを
CPUに知らせる。

以下に第１の動作から順番に説明していく。

第５図は第１の動作を説明するためのもので文
字コード放送のパケツト受信データのタイミング
を示す。第５図にて、１００は水平同期信号、１
０１はカラーバースト、１０２はクロツク同期を
とるための16ビツトのクロツクランイン、１０３
はフレーム同期をとるためのフレーミング信号、
１０４は272ビツトのデータビツトであつてシリ
アル受信データ３１を形成する。

データ転送回路３０はフレーミング信号１０３
によつて、フレーム同期がとられたことを示すフ
レーミング検出信号３２を受け取りシリアル受信
データの開始時期を知ることができる。またクロ
ツクランイン１０２によつて同期がとられた同期
クロツク３３を受け取るので、272ビツトのデー
タビツトの時間に間、シリアル受信データ３１を
同期クロツク３３によつて順次取り込んで直−並
列変換する。ローカルデータバス２３の容量を８
ビツトとすればシリアル受信データが８ビツト到
来するごとにローカルデータバスに送出する。ま
た、データをローカルデータバス２３に送出する
と同時に書き込みパルス信号５１がタイミング制
御回路２７を介して書き込みパルス信号５２とし
てバツフアメモリに供給される。書き込みが終わ
るとデータ転送回路３０からアドレス更新信号５
７がアドレス生成回路２５に与えられ自動アドレ
ス信号が、α、α＋１、α＋２…のごとく順次歩
進していく。特定パケツトに対する自動アドレス
信号の先頭アドレスは自動的に定まり、例えば第
８図に示すごとくである。

第１の動作モードにおいてはデータバス制御回
路２２はCPUデータバス２０とローカルデータ
バス２３を分離するように動作し、アドレス切替
回路２４は２つの入力信号のうちのアドレス生成
回路２５から供給される自動アドレス信号２６を
選択してバツフアメモリ２９のアドレス入力端子
に伝えるように動作する。

かくして１パケツト＝272ビツトのシリアル受
信データ３１が直−並列変換されてバツフアメモ
リ２９のα番地から順次書き込まれる。１パケツ
ト分の受信データをバツフアメモリ２９に格納す
るための動作フローを第６図に示す。８ビツト＝
１バイトずつ処理し書き込むものとすれば、１パ
ケツト分では272÷８＝34回繰り返し、格納され
る番地はα番地〜α＋33番地となる。

日本の文字コード放送においては１垂直帰線消
去時間の間に最大12パケツトまでのデータを伝送
することができ、このことを第７図に示す。第７
図において１１０は垂直同期信号、１１１は垂直
帰線消去信号で、１１２は１１１から作り出され
る信号であり、垂直帰線消去時間21H（1Hは１水
平走査時間を表わす。）のうち後半の12Hだけを
抽出した信号である。日本の文字コード放送にお
いては、１１２が“Ｌ”の時間、すなわち垂直帰
線消去時間のうちの後半12Hの間にデータを伝送
することが可能である。

第２図における５３は例えば１１２の信号であ
る。アドレス生成回路２５は１１２が“Ｌ”の間
水平同期信号５４をカウントし自動アドレス信号
の部分信号を与える。このため１パケツト分のデ
ータ転送が終了すると次の水平同期信号５４が、
到来するのでこれをカウントすることによつて次
のパケツトのデータを格納すべきアドレスに切替
わる。以下同様にして、第６図に示した動作フロ
ーを12回繰り返して12パケツト分の訂正前データ
をバツフアメモリ２９に格納する。

また、１１２が“Ｌ”期間にてフレーミング検
知信号３２が出力されない場合（データがないか
又はフレームの一致が取れない場合）を検知する
ためフレーミング検出信号３２を検出シフトクロ
ツク７２にてフレーミング検出レジスタ７０中に
取り込む。

第１０図にフレーミング検出信号３２と検出シ
フトクロツク７２の関係を示す。第１０図におい
て１００〜１０４は第５図のものと同等のもので
ある。３２ａはフレーミング信号により同期がと
られた場合のフレーミング検出信号であり、フレ
ーミング信号１０３の終了時点で“Ｌ”から
“Ｈ”に変わり、検出シフトクロツク７２により
“１”が読み込まれる。３２ｂはフレーミング信
号により同期がとれない場合のフレーミング検出
信号であり“Ｌ”のまま変化せずフレーミング検
出レジスタ７０に検出シフトクロツク７２により
“０”が読み込まれる。

フレーミング検出レジスタ７０は12ビツトのシ
フトレジスタであり、各ビツトがパケツトデータ
のパケツト番号に対応している。又、パケツト番
号と訂正前データを格納するバツフアメモリ領域
も各々対応しており、フレーミング検出レジスタ
７０の各ビツト、パケツト番号とバツフアメモリ
領域の対応一例を第８図に示す。

１パケツト分のデータエリアとしては34番地あ
れば充分であるがアドレス生成回路の構成を容易
にするために第８図では64番地を確保している。
従つて、１パケツトのデータエリア64番地のうち
後半30番地は未使用である。12パケツトぶんの書
き込みが終ると第７図における１１１、および１
１２が“Ｌ”から“Ｈ”になり、第１の動作が終
了する。

第７図において垂直帰線消去信号１１１あるい
は信号１１２が“Ｌ”から“Ｈ”に反転すると第
２の動作に入る。第１の動作に入る前にインデツ
クスレジスタ６０に対してCPUから訂正すべき
パケツトを指定する信号がセツトされる。このた
めCPUからCPUデータバス２０、データバス制
御回路２２、（バス制御信号２８は第１の動作以
前はCPUデータバス２０とローカルデータバス
２３を連結するように動作している。）およびロ
ーカルデータバス２３を介してセツトすべきデー
タが８ビツト並列に与えられ、CPUからの書き
込みパルス６３によつてインデツクスレジスタ６
０に書き込まれる。インデツクスレジスタが12ビ
ツトの場合は２回に分けてセツトする必要があ
る。

かくしてインデツクスレジスタ６０のシリアル
出力６１とフレーミング検出レジスタ７０のシリ
アル出力７３のANDを取つた出力７５により今
まさに訂正しようとするパケツトが訂正されるべ
きパケツトであるか否かを知ることができる。タ
イミング制御回路２７は訂正インデツクス信号７
５が“０”であるときには訂正動作（第２の動作
＋第３の動作＋第４の動作）に入らずインデツク
スシフトクロツク６２、検出シフトクロツク７１
によつてインデツクスレジスタ６０とフレーミン
グ検出レジスタ７０の内容をシフトさせ、またア
ドレス生成回路にアドレス更新信号５６を送り、
次のパケツトの先頭番地にアドレスの更新を行な
う。訂正インデツクス信号が“１”である時に
は、第２、第３および第４の動作モードに入る。

第２の動作モードにおいても第３図におけるデ
ータバス制御回路２２は２０と２３を分離するよ
うに動作し、アドレス切替回路２４はアドレス生
成回路２５から与えられる自動アドレス信号２６
を選択してバツフアメモリ２９のアドレス入力端
子に供給するように動作する。

第２の動作ではバツフアメモリ２９の中に第８
図のように格納されているパケツト訂正前データ
をその先頭番地から順番に８ビツトづつ読み出
し、データ転送回路３０で並−直列変換を行なつ
て訂正前データ３５をデータレジスタ３４のデー
タ入力端子とロードゲート回路３８を介して加算
器３７の第１の入力端子に供給する。バツフアメ
モリ２９から８ビツトづつ34回で１パケツト＝
272ビツトを並−直列変換してデータレジスタ３
４およびシンドロームレジスタ３６にロードす
る。タイミング制御回路２７は１回の読み出しご
とにアドレス更新信号５６を出力し、アドレス生
成回路２５の値を＋１にする。

このようにして形成されたシンドロームによつ
て誤り検出を行なうことができる。

第２の動作の終了、すなわちデータレジスタ３
４およびシンドロームレジスタ３６へのデータロ
ードが完了すると自動的に第３の動作に入る。

第３に動作においてはタイミング制御回路２７
から訂正用クロク信号４３が発生されてデータレ
ジスタ３４とデータレジスタ３６をシフトする。
またロードゲート回路３８はオフになり、他方コ
レクトゲート回路４５はオンになる。誤り訂正は
排他的論理和回路４８（２を法とする加算器）に
より行なう。誤り訂正信号４７はシンドロームレ
ジスタ82個の状態を17個の線形結合とし、その17
個の中で多数決回路４１によつて出力されるもの
である。

ただし、この誤り訂正信号はコレクトゲート信
号４６に応答して、誤り訂正動作のときにのみ通
過するように構成されている。さらに誤り訂正信
号４７はそのビツトに誤りがある時には、そのビ
ツトの影響を除去するようにシンドロームレジス
タ３６を修正する。訂正された訂正後のデータ４
９は、再びデータレジスタ３４のデータ入力端子
に帰還される。

なお、訂正に先立つてシンドロームレジスタ３
６を１ビツトだけ歩進させる。これは誤り訂正の
符号として（273、191）多数決符号を選び１ビツ
ト減少して（272、190）符号にしたことによる。

このようにして272ビツトのシフト（シンドロ
ームレジスタにおいては273ビツトのシフト）が
行なわれると、１パケツト＝272ビツト分の信号
が復元され、第３の動作が終了する。

本実施例の誤り訂正の方式は基本的には特願昭
58−6579において説明される通りである。

第３の動作が終了すると自動的に第４の動作に
入る。第４の動作では訂正されたデータを直−並
列変換してバツフアメモリ２９に格納する。訂正
済データの送出に先立つてまずエラーステータス
信号５９がローカルデータバス２３に送出され、
バツフアメモリ２９の中の対応するパケツトの訂
正後データを格納するエリアの先頭番地に格納さ
れる。以後は272ビツトの訂正後データを送出す
るが訂正後データにおいては、82ビツトのパリテ
イビツトは不要であるから、情報ビツト190ビツ
トだけをバツフアメモリ２９に書き込む。第４の
動作においてはコレクトゲート信号４６により誤
り訂正信号が禁止されているから、データレジス
タ３４に確保されている訂正済のデータが訂正後
データ４９となつて転送回路３０に送られ直−並
列変換され、ローカルデータバス２３を介してバ
ツフアメモリ２９に格納される。

かくして訂正後データとして１パケツトあたり
190ビツトのデータを24バイトに分け、又エラー
ステータス信号５９が１バイトつごう25バイトが
書き込まれる。このとき１バイト送出されるごと
にタイミング制御回路２７から書き込みパルス５
２と自動アドレス信号２６がバツフアメモリ２９
に与えられる。その後アドレス更新信号パルス５
６をアドレス生成回路３０に与え、自動アドレス
信号２６を更新する。第４の動作においてもアド
レス切替回路２４は自動アドレス信号２６を選択
して、バツフアメモリ２９の入力端子に供給す
る。又データバス制御回路２２は２０と２３を分
離するように動作している。

以上説明したように第２、第３および第４の動
作はひとつのパケツトのデータに関する一連の動
作である。これら一連の動作が終了するとインデ
ツクスレジスタ６０とフレーミング検出レジスタ
７０をシフトさせアドレス生成回路２５の自動ア
ドレスを次のパケツトのアドレスに更新させる。
新しいパケツトが訂正すべきパケツトであるか否
かは訂正インデツクス信号７５にて判断する。訂
正インデツクス信号７５が“０”であれば訂正す
る必要はなくインデツクスレジスタ６０とフレー
ミング検出レジスタ７０をさらに１ビツトシフト
させ自動アドレス信号２６を次のパケツトのアド
レスに更新させ、次のパケツトの訂正インデツク
ス信号７５をチエツクすることになる。訂正イン
デツクス信号７５が“１”の時、第２、第３およ
び第４の動作に入る。以下同様にして12パケツト
分の作業が終えると訂正終了となる。

かくしてバツフアメモリ２９の訂正後データエ
リアに第９図に示すごとく訂正後データが格納さ
れる。第９図においては１パケツト分のエリアと
て64番地分を確保しているが実際には25バイト分
しか使用していない。

第３図にて訂正すべき全パケツトの訂正が終了
するとタイミング制御回路２７はステータス信号
５５を発しCPUに対してバツフアメモリ２９を
CPUが読み出してよいことを示す。

第５動作モードとしてCPUがステータス信号
５５を検知し、CPUがバツフアメモリを読み出
す動作である。この動作においてCPUはタイミ
ング制御回路２７に対してデータリクエスト信号
５８を与える。これによつてタイミング制御回路
２７はCPUデータバス２０とローカルデータバ
ス２３を連結するようにかつ自動アドレス信号２
６を禁止してCPUのアドレスバス２１の信号を
バツフアメモリ２９に供給するようにバス制御信
号２８を与える。かくしてバツフアメモリ２９の
出力データをローカルデータバス２３および
CPUデータバス２０を介してCPUが読み出すこ
とができる。以上説明したように第１の動作実施
例ではCPUは初めにインデツクスレジスタをセ
ツトするだけで訂正済のデータを得ることができ
る。

第２の動作実施例の回路構成図を第１１図に示
す。第１１図において２０から７４までは第３図
の同一番号のものと同等のものであり、７６は訂
正インデツクス信号でありインデツクスレジスタ
６０の出力がそのままタイミング制御回路に送ら
れ、訂正インデツクス信号となる。８０〜８３は
第２図および第３図と同等のものであるが第２の
動作実施例が選ばれる場合には、予め８２が
“１”、８３が“０”となるようにモードレジスタ
８０がセツトされている。

９０はコマンドレジスタであり、９１はコマン
ドレジスタ書込み信号であり９２は訂正開始信号
である。

第１の動作実施例との違いは第１の動作実施例
（第３図）がシリアル受信データ３１をフレーミ
ング検出信号３２と同期クロツク３３によつてデ
ータ転送回路３０に導入し直−並列変換して、バ
ツフアメモリ２９に書き込みを行ない、垂直帰線
消去信号もしくは垂直帰線消去信号に類似する信
号５６の“Ｌ”から“Ｈ”への立上りを検出して
訂正動作（第２、第３および第４の動作）を開始
していたが第２の動作実施例ではバツフアメモリ
２９への訂正前データの書き込みおよび訂正開始
の信号の入力までをCPUが行なう点である。

CPUがバツフアメモリ２９に訂正前データを
書き込む動作を第６の動作として以下に第２の動
作実施例の動作を説明していく。

まず第６の動作ではデータバス制御回路２２は
ローカルデータバス２３がCPUデータバス２０
と連結し、アドレス切替回路２４はアドレス生成
回路２５よりの自動アドレス信号２６の出力を禁
止しCPUアドレスバス２１の信号がバツフアメ
モリ２９の入力端子に入るようバス制御信号２８
が与えられている。

このためCPUは訂正したいパケツト数だけバ
ツフアメモリ２９に書き込むことができる。書き
込む番地は第８図に示す通りであり又訂正前デー
タを格納したバツフアメモリ２９の番地に対応す
るパケツト数をインデツクスレジスタ６０に書き
込むことにより、誤り訂正復号回路に対して訂正
すべきパケツトのデータを与えることができる。

CPUはバツフアメモリ２９に訂正前データを
格納し、又インデツクスレジスタ６０に訂正すべ
きパケツトのデータのセツトが終了するとCPU
データバス２０とローカルデータバス２３に出力
しコマンドレジスタ書込信号９１によつて訂正開
始信号９２をコマンドレジスタ９０にセツトす
る。タイミング制御回路２７はコマンドレジスタ
９０から訂正開始信号９２を受け取るとデータバ
ス制御回路をCPUデータバス２０とローカルデ
ータバス２３を切り離すように又アドレス切替回
路２３はアドレス生成回路２５からの自動アドレ
ス信号２６をバツフアメモリ２９の入力端子に与
えるようバス制御信号２８を出力する。かくして
第６の動作が終了し以後は第１の実施例と同様に
訂正インデツクス信号７６をチエツクし第２、第
３、第４および第５の動作へと順次進んでいく。

以上説明したように第２の動作実施例では
CPUが訂正前データのバツフアメモリ２９への
書き込み、訂正すべきパケツトのデータのインデ
ツクスレジスタ６０への書き込みおよび訂正開始
のタイミングまで制御する点が第１の動作実施例
との違いである。

第１２図に本発明の第３の動作実施例の回路構
成図を示す。第３の動作実施例の特徴はCPUが
直接に誤り訂正復号回路に１パケツト分のデータ
を書き込み、訂正復号を行なわせまた直接に
CPUがデータを読み出すようにCPUの管理の下
で１パケツト単位で訂正復号を行なうことであ
る。

第１２図にて９３はCPUより誤り訂正復号回
路にデータを書き込むことを示すロード開始信号
であり、９４はCPUが誤り訂正復号回路よりデ
ータの読み出すことを示すリード開始信号であり
８３は第３の動作モードを示すモード２指定信号
である。９５はCPUよりのデータライト信号で
あり、９６はCPUよりのデータリード信号であ
り９７はレデイー信号である。それ以外の番号は
第２図、第３図、第１１図と同等の信号である。

次に第１２図の動作を説明する。

まずCPUは第３の動作実施例を指定するデー
タをCPUデータバス２０上に出力しモードレジ
スタ信号８１にてモードレジスタ８０にセツトす
る。またモードレジスタ８０よりタイミング制御
回路２７にモード３指定信号８３が出力され、第
３の実施例に入る準備が完了する。

CPUは訂正前データの書き込みを開始するに
あたつてロード開始信号をコマンドレジスタ９０
にセツトする。コマンドレジスタ９０よりロード
開始信号９３がタイミング制御回路２７に与えら
れるとタイミング制御回路２７よりシンドローム
レジスタリセツト信号４４が出力されCPUより
のデータの書き込み待ちの状態となり、レデイー
信号９７を出力する。

CPUはレデイー信号９７が出力されるとCPU
データバス２０に１バイト＝８ビツトづつ訂正前
データを出力しデータライト信号９５によりデー
タ転送回路３０にセツトする。

データライト信号９５はタイミング制御回路２
７にも与えられタイミング制御回路はロード用ク
ロツク信号４２を発しデータ転送回路３０にて並
−直列変換された訂正前データ３５をデータレジ
スタ３４とロードゲート回路３８を介して加算器
３７の第１の入力端子に供給する。

CPUは訂正前データを８ビツトづつ34回の書
き込みを繰り返し272ビツトを並−直列変換する
ことによつてデータレジスタ３４およびシンドロ
ームレジスタ３６にロードする。

８ビツトづつ34回の書き込みが終了すると
CPUは訂正開始を示すデータをCPUデータバス
２０に出力しコマンドレジスタライト信号９１に
よりコマンドレジスタ９０にセツトする。コマン
ドレジスタ９０より訂正開始信号９２がタイミン
グ制御回路２７に与えられると訂正復号を開始す
る。訂正動作は第１の動作実施例における第３の
動作と同一である。訂正が終了するとレデイー信
号が出力されCPUは訂正が終了したことを知る
ことができる。

CPUはデータ転送回路３０を通してエラース
テータス信号５９を読み出すことができエラーが
全て訂正されたかどうか知ることが可能でありエ
ラーが全て訂正された場合は次の訂正後データの
読み出しの動作モードに進む。エラーが残つてい
る場合は訂正後データの読み出しは行なう必要は
ない。

訂正後データの読み出しのモードではCPUは
データバス２０を介してコマンドレジスタ９０に
リード開始信号を与える。リード開始信号９４が
タイミング制御回路２７に与えられるとタイミン
グ制御回路はロード用クロツク信号４２を発しデ
ータレジスタ３４に格納されている訂正後データ
をデータ転送回路３０に送りレデイー信号９７を
出力する。

CPUはレデイー信号９７が出力されるとデー
タリード信号９６を発しデータ転送回路より直−
並列変換された８ビツトデータをデータバス２０
を介して読み出す。

データリード信号９６はタイミング制御回路に
も与えられ、タイミング制御回路は再びデータ転
送回路３０にデータレジスタ３４より訂正後デー
タを送出しレデイー信号９７を出力する。

CPUはデータ部190ビツトのデータを24回に分
けて読み出すことで第３の実施例の動作は終了す
る。

（発明の効果） 以上説明したように本発明によれば、伝送され
てくるパケツト数や伝送方法に対して最適の動作
モードを選ぶことができ回路構成上やCPU動作
の負担等の問題を著しく軽減できる。

なお本発明のコード方式の文字放送の受信機の
みならずその他の多数決符号復号回路にも応用で
きる。

【図面の簡単な説明】

第１図は従来技術の回路構成図、第２図は動作
モード切り換える方式を説明するための回路図、
第３図は本発明の第１の動作実施例の回路構成
図、第４図および第６図は本発明の第１の動作実
施例を説明するためのフローチヤート、第５図は
文字コード放送のパケツト受信データのタイミン
グ図、第７図および第１０図は本発明を説明する
ためのタイミング図、第８図は訂正前データをバ
ツフアメモリに格納する際のマツピング図、第９
図は訂正後データをバツフアメモリに格納する際
のマツピング図、第１１図は本発明の第２の動作
実施例の回路構成図、第１２図は本発明の第３の
動作実施例の回路構成図。 １……CPUバスライン、２……出力ポート、
３……入力ポート、４……誤り訂正回路、２０…
…CPUデータバス、２１……CPUアドレスバス、
２２……データバス制御回路、２３……ローカル
データバス、２４……アドレス切替回路、２５…
…アドレス生成回路、２６……自動アドレス信
号、２７……タイミング制御回路、２８……バス
制御信号、２９……バツフアメモリ、３０……デ
ータ転送回路、３１……シリアル受信データ、３
２……フレーミング検出信号、３３……同期クロ
ツク、３４……データレジスタ、３５……訂正前
データ、３６……シンドロームレジスタ、３７…
…加算器、３８……ロードゲート回路、３９……
ロードゲート信号、４０……シンドロームレジス
タ信号、４１……多数決回路、４２……ロード用
ブロツク信号、４３……コレクト用クロツク信
号、４４……クリア信号、４５……コレクトゲー
ト回路、４６……コレクトゲート信号、４７……
誤り訂正信号、４８……加算器、４９……訂正後
データ、５０……クロツク信号、５１……書込み
パルス信号、５２……書込みパルス信号、５３…
…垂直帰線消去信号もしくは垂直帰線消去信号に
類似する信号、５４……水平同期信号もしくは水
平帰線消去信号、５５……ステータス信号、５
６，５７……アドレス更新信号、５８……CPU
よりのデータリクエスト信号、５９……エラー信
号、６０……インデツクスレジスタ、６１，７
３，７５，７６……訂正インデツクス信号、６２
……インデツクスシフト用クロツク、６３……
CPUよりの書き込みパルス信号、７０……フレ
ーミング検出レジスタ、７１……検出シフトクロ
ツク信号、７２……クロツク信号、７４……アン
ドゲート、８０……モードレジスタ、８１……モ
ードレジスタ書き込み信号、８２……モード１指
定信号、８３……モード２指定信号、９０……コ
マンドレジスタ、９１……コマンドレジスタ書き
込み信号、９２……訂正開始信号、９３……ロー
ド開始信号、９４……リード開始信号、９５……
CPUよりのデータライト信号、９６……CPUよ
りのデータリード信号、９７……レデイー信号、
１００……水平同期信号、１０１……カラーバー
スト、１０２……クロツクランイン、１０３……
フレーミング信号、１０４……データビツト、１
１０……垂直同期信号、１１１……垂直帰線消去
信号、１１２……１１１より作られる信号。

Claims (1)

1. 【特許請求の範囲】 １ シリアルデータを受信し、シリアル又はパラ
   レルデータとして出力するデータ転送回路と； シンドロームレジスタと、データレジスタと、
   多数決回路を含み、前記データ転送回路から出力
   された訂正前シリアルデータの誤りを訂正し、訂
   正済シリアルデータを前記データ転送回路に出力
   する差集合巡回符号を用いた誤り訂正手段と； 前記訂正前パラレルデータ、および訂正済パラ
   レルデータを格納するバツフアメモリと； 前記バツフアメモリと前記データ転送回路と、
   CPU（中央処理装置）のデータバス間を結合する
   ローカルデータバスと； 前記ローカルデータバスに結合され、前記
   CPUの制御信号に応答して、モード指定信号を
   出力する動作モード指定手段と； 前記動作モード指定手段に結合され、前記デー
   タ転送回路から訂正前データを、前記ローカルデ
   ータバスを介して、前記バツフアメモリに転送格
   納し、次に格納された訂正前データを、前記バツ
   フアメモリから前記データ転送回路を介して、前
   記誤り訂正手段に転送し、訂正前データの誤り訂
   正を行つた後、再度前記バツフアメモリに格納す
   る第１の動作モードと、 前もつて前記バツフアメモリに書込まれた訂正
   前データを、前記ローカルデータバスおよび前記
   データ転送回路を介して、前記誤り訂正手段に転
   送し、訂正前データの誤り訂正を行つた後前記バ
   ツフアメモリに格納する第２の動作モードと、 前記CPUから前記ローカルデータバスに出力
   された訂正前データを、前記データ転送回路を介
   して、前記誤り訂正手段に転送し、訂正前データ
   の誤り訂正を行つた後、前記CPUに転送する第
   ３動作モード のうち、少くとも２つ以上の前記動作モードを、
   前記モード指定信号を受信することにより、実行
   するタイミング信号を出力するタイミング制御回
   路とを 有する事を特徴とする誤り訂正復号回路。