JPH0157422B2

JPH0157422B2 -

Info

Publication number: JPH0157422B2
Application number: JP53071099A
Authority: JP
Inventors: Akinori Motai; Hirohisa Yamaguchi
Original assignee: Teac Corp
Current assignee: Teac Corp
Priority date: 1978-06-13
Filing date: 1978-06-13
Publication date: 1989-12-05
Also published as: JPS54162528A

Description

【発明の詳細な説明】本発明はPCM（パルス符号変調）信号の処理方
法に関し、更に詳細には、ビデオテープレコーダ
（以下VTRと呼ぶ）等を利用してPCM信号を記
録再生する際に生じるPCM信号と同期信号とを
比率（Ｄ／Ｓ比）の変化に殆んど影響を受けない
で、PCM信号の読み取りを行うことが可能な
PCM信号処理方法に関する。

オーデイオ信号等のアナログ信号をPCM信号
に変換し、VTRを利用して記録再生する方式は
既に良く知られている。ところで、複合PCM信
号を伝送すれば、伝送回路中のトランジスタのベ
ース・エミツタ間のドロツプ等によつて同期信号
成分がけずられ、PCM信号の振幅と同期信号の
振幅との比率が変化する。PCM信号を読み取る
ためのスライスレベルは同期信号を基準にして決
定するか、又は複合PCM信号のピーク・ツウ・
ピークを基準にして決定するので、上述の如く
PCM信号（データ）と同期信号の比率が変化す
るとスライスレベルも変化し、最適なスライスレ
ベルを得ることが不可能になる。最適スライスレ
ベルが得られないということは、論理の“１”と
“０”との繰返し信号時にデユテイ比50％のスラ
イス出力波形を得ることができないことを意味す
る。そして、スライスレベルが大幅に変化し、デ
ユテイ比も大幅に変化すれば、クロツク信号（タ
イミングパルス）によつてデータを正確に読み取
ることが不可能になる。

そこで、本発明の目的は、PCM信号（データ）
と同期信号との比率の変化の影響を受けないで
PCM信号を読み取ることが可能なPCM信号処理
方法を提供することにある。

上記目的を達成するための本発明は、PCM信
号と同期信号と前記PCM信号の振幅の約半分の
振幅を有するスライスレベル信号とを含むテレビ
ジヨン信号形式の複合PCM信号を伝送し、伝送
された前記複合PCM信号から前記スライスレベ
ル信号を抽出し、保持し、この保持したスライス
レベルによつて前記PCM信号をスライスするこ
とを特徴とするPCM信号処理方法に係わるもの
である。

上記発明によれば、伝送系の非線形特性の影響
を受け難いスライス処理が可能になる。即ち、テ
レビジヨン信号形式の信号は伝送系の非線形特性
の影響を受け易い。従つて、スライスレベル信号
が伝送系の非線形特性の影響を受け難くすること
が重要である。本発明では、PCM信号の振幅の
約半分の振幅が最も非線形特性の影響を受け難い
ことに着目し、この約半分の振幅を有するように
スライスレベル信号のレベルを設定したので、伝
送系の非線形特性の影響の少ないスライスが可能
になり、データの正確な読み取りが可能になる。

以下、図面を参照して本発明の実施例を説明す
る。

第１図は本発明の実施例に係わるVTRを利用
したPCM記録方式を示すものである。この第１
図において、１，２，３，４は４チヤンネルのオ
ーデイオ信号を入力させるための入力端子であ
る。４つの入力端子１，２，３，４に夫々結合さ
れた４つのサンプルホールド回路５，６，７，８
は、基準発振器９に基づいて種々のタイミングパ
ルスを発生するタイミングパルス発生器１０の出
力パルスで制御されて、所定のサンプリング周期
でアナログ信号をサンプルホールドする回路であ
る。サンプルホールド回路５，６，７，８の出力
に結合され且つタイミングパルス発生器１０に結
合された４つのアナログ・デジタル変換器１１，
１２，１３，１４は、サンプルしたアナログ信号
をデジタル信号即ちPCM信号に変換するもので
ある。この実施例では12ビツトで１ワードとなる
PCM信号が並列信号の形式で出力され、各アナ
ログ・デジタル変換器１１〜１４には12本の出力
ラインが設けられ、４チヤンネル信号を同時にサ
ンプルするので、結局１サンプルで48ビツトの出
力が得られる。１５は並列−直列変換器であつ
て、４つのアナログ・デジタル変換器１１〜１４
から得られる並列形式のPCM信号をタイミング
パルスの制御に基づいて直列（シリアル）形式の
PCM信号に変換するものである。

並列−直列変換器１５に結合された垂直パリテ
イ用メモリ１６はＡ，Ｂ，Ｃ，Ｄ，Ｅの５行のメ
モリを有し、タイミングパルス発生器１０から付
与される書き込みクロツクに制御されて、５行の
形態にデータを記憶するものである。この実施例
では第１回目のサンプルで得られる４チヤンネル
の48ビツトがＡメモリに記憶され、第２回目のサ
ンプルで得られる48ビツトがＢメモリに記憶さ
れ、同様に第３回目のサンプルの48ビツトがＣメ
モリ、第４回目のサンプルの48ビツトがＤメモ
リ、第５回目のサンプルの48ビツトがＥメモリに
記憶される。即ちこのメモリ１６は240ビツト20
ワードを１ブロツクとして記憶し、且つ５行の形
態で記憶するものである。

メモリ１６の５本の出力ラインが結合された垂
直パリテイビツト付加回路１７は５行から成るデ
ータブロツクの垂直パリテイビツトを形成し、こ
れをデータブロツクの出力に付加するものであ
る。尚垂直パリテイビツトは各行の48ビツトに対
応して48ビツト得られ、タイミングパルス発生器
１０に制御されて垂直パリテイビツトを含んだ垂
直方向の６ビツトが６本の出力ラインから同時に
出力される。

垂直パリテイビツト付加回路１７の６本の出力
ラインに結合されていると共にタイミングパルス
発生器１０に結合されているCRC用メモリ１８
は、サイクリツク符号即ちCRC符号（Cyclic
Redandancy Check cord）を発生させ且つ付加
するために、５行から成るデータブロツクと垂直
パリテイビツトとを記憶するものである。尚メモ
リ１８の入力は６本の出力ラインによつて６ビツ
ト同時に付与されているが、出力は直列PCM信
号に変換され、データブロツクの第１行、第２
行、…、第５行、垂直パリテイビツトの順に送出
される。CRC符号付加回路１９は、48ビツトの
各行に対するCRC符号を形成し、12ビツトから
成るCRC符号を各行の後に付加し、60ビツト１
行として送出するものである。CRC符号及びそ
の形成方法は、例えば、電気通信協会発行の刊行
物である「データ伝送の基礎知識」の第154頁〜
第158頁等で公知であるので、詳しい説明は省略
する。CRC符号付加回路１９の出力ラインが結
合され且つタイミングパルス発生器１０が結合さ
れたインタリーブ用メモリ２０は、垂直パリテイ
ビツトとCRC符号（CRCビツト）とを含んだ
PCM信号列内のデータをインタリーブ即ち分散
配置するためのメモリであり、データ読み出しア
ドレス回路がサンプル順にデータを読み出さず
に、飛び越してデータを読み出すことによつてデ
ータを分散させた状態のPCM信号列を形成する
ものである。

インタリーブ用メモリ２０の出力ラインに結合
され且つタイミングパルス発生器１０に結合され
た時間圧縮メモリ２１は、テレビジヨン信号にお
ける垂直ブランキング期間と水平ブランキング期
間とに対応する期間を設けるために、この期間だ
けPCM信号列を時間圧縮するメモリである。

２２は同期信号発生回路であつて、タイミング
パルス発生器１０の出力に制御されて、テレビジ
ヨン信号の垂直同期パルス、等価パルス、水平同
期パルスに相当する同期信号を発生するものであ
る。この実施例はビデオ信号を処理するものでは
なく、オーデイオ信号を処理するものであるが、
説明の都合上、各種の同期パルスをテレビジヨン
信号の場合と同様に垂直同期パルス、等価パル
ス、水平同期パルスと呼ぶ。

同期信号発生回路２２に結合された再同期信号
発生回路２３は、再同期を得るために、夫々の水
平走査期間に対応させた再同期用水平アドレス信
号を発生するものである。この実施例の場合には
垂直走査期間において最初にデータを配置させる
第１番目の水平走査期間を基準にして４ビツトの
アドレス信号を書き込み、第16番目の水平走査期
間で〔1111〕になつたら第17番目の水平走査期間
から再び〔0000〕に戻つてアドレスを書き込む。
勿論ビツト数を増やして各水平走査期間に異なる
アドレス信号を夫々書き込んでもよい。マルチプ
レクサ２４は時間圧縮メモリ２１から出力される
PCM信号列と再同期信号発生回路２３から発生
する４ビツトの再同期用水平アドレス信号とを選
択的に通過させることによつて再同期用水平アド
レス信号を含んだPCM信号列を送出するもので
ある。上述の再同期用水平アドレス信号は、記録
信号の編集又はドロツプアウトで水平同期パルス
が欠落した時に、この信号が出力され、この信号
に続いて同期をとるためのものである。

同期信号発生回路２２に結合された白レベル信
号発生回路２５は、PCM信号列のデータ部分以
外の部分にテレビジヨン信号の白レベルに相当す
る補助信号を挿入するための回路である。そし
て、この実施例ではこの白レベル信号発生回路２
５によつて、偶数フイールドにおける3H（但しＨ
は一水平走査期間）の垂直同期パルス区間の後の
3H目〜5H目の区間に白レベル信号を送出し、ま
たこの3Hの白レベル区間の後の245Hのデータ区
間の後の9.5Hの区間に白レベル信号を送出し、
また奇数フイールドの3Hの垂直同期パルス区間
の後の3H目〜4.5H目の区間に白レベル信号を送
出し、更にこの2.5Hの白レベル区間の後の245H
のデータ区間の後の10Hの区間に白レベル信号を
送出する。白レベル信号は混合器２６にて同期信
号等と共にPCM信号列の所定部分に含められる。
このように白レベル信号を予め含めておけば、
VTRのAGC回路がこの白レベルを基準にして作
動し、白レベルよりも低いレベルに設定された
PCM信号の振幅が白レベル以上に増大すること
が防止される。

タイミングパルス発生器１０と同期信号発生回
路２２とに結合されたデータスライスレベル発生
回路２７は、3Hの垂直同期パルス区間の直後の
2Hの等価パルス区間を利用してデータスライス
レベルに対応した振幅の信号を発生するものであ
る。このデータスライスレベル信号は混合器２６
に送られ、ここで、PCM信号列の所定部分に含
められる。このようにデータスライスレベルを予
めPCM信号列に含めておけば、データの振幅と
同期信号の振幅との比が変動しても、これに左右
されずに、データスライスレベルが決定され、デ
ータの読取りを正確に行うことが可能になる。

点線で囲んで概略的に示すVTR２８は、Ｕ−
マチツク、ベータマツクス等の家庭用VTRであ
つて、公知のAGC回路２９、プリエンフアシス
回路３０、クランプ・ホワイトクリツプ回路３
１、FM変調回路３２、記録増幅回路３３、磁気
ヘツド３４等を含み、有線又は無線で伝送される
PCM信号列を走行する磁気テープ３５にFM記
録するものである。尚、VTR２８は、図示はさ
れていないが入力回路に雑音除去のローパスフイ
ルタを有し、更にテープ走行系及び磁気ヘツド回
転機構等を有する。

第１図に示すPCM信号記録装置によるPCM信
号記録方法を波形図及びタイムチヤート等を参照
して更に詳しく述べる。

例えば第１チヤンネルの入力端子１から第２図
に示すようなオーデイオ・アナログ信号が入力さ
れると、サンプルホールド回路５でアナログ信号
が所定のサンプリング周期で順次にサンプルさ
れ、第３図１a₁，１b₁，１c₁，１d₁，２a₁……で
示されるサンプリング信号が得られる。第３図の
サンプリング信号はＡ−Ｄ変換器１１にて順次に
PCM信号に変換され、サンプリング信号１a₁，
１b₁，１c₁，１d₁，１e₁，２a₁……に対応して第
４図Ａに示すデータ即ちPCM信号１A₁，１B₁，
１C₁，１D₁，１E₁，２A₁……を含むPCM信号列
となる。これ等のデータはアナログ・デジタル変
換器１１から12ビツト１ワードの形式で並列的に
送出されて並列−直列変換器１５に入力する。
今、第１チヤンネルについて述べたが第２〜第４
チヤンネルでも第１チヤンネルに同期して同様な
信号処理がなされ、第２チヤンネルのアナログ・
デジタル変換器１２からは、第４図Ｂに示すよう
に１A₂，１B₂，１C₂，１D₂，１E₂，２A₂……の
順番にデータが出力され、また第３チヤンネルの
アナログ・デジタル変換器１３からは第４図Ｃに
示すように１A₃，１B₃，１C₃，１D₃，１E₃，２
A₃……の順番でデータが出力され、また第４チ
ヤンネルのアナログ・デジタル変換器１４からは
第４図Ｄに示すように１A₄，１B₄，１C₄，１
D₄，１E₄，２A₄…の順番でデータが出力される。
各チヤンネルの各データは12ビツト１ワードであ
るから結局１サンプル48ビツトの信号が同時に並
列−直列変換器１５に入力される。即ち、第４図
において、垂直方向に配列された４つのデータは
同時に送出される。

並列形式で入力された４チヤンネルのデータ
は、並列−直列変換器１５にて第５図に示す直列
形式のPCM信号とされる。即ち１A₁，１A₂，１
A₃，１A₄，１B₁，１B₂，１B₃，１B₄，……で示
されるように、チヤンネル順及びサンプル順に配
列されたPCM信号列とされる。

このようなPCM信号列は次段のメモリＡ，Ｂ，
Ｃ，Ｄ，Ｅを有する垂直パリテイ用メモリ１６に
送られ、メモリＡには第６図のＡ行に示すデータ
１A₁，１A₂，１A₃，１A₄が順次書き込まれ、メ
モリＢには第６図のＢ行に示すデータ１B₁，１
B₂，１B₃，１B₄が順次に書き込まれ、メモリＣ
には第６図のＣ行に示すデータ１C₁，１C₂，１
C₃，１C₄が順次に書き込まれ、メモリＤには第
６図のＤ行に示すデータ１D₁，１D₂，１D₃，１
D₄が順次に書き込まれ、メモリＥには第６図の
Ｅ行に示すデータ１E₁，１E₂，１E₃，１E₄が順
次に書き込まれる。メモリＡ，Ｂ，Ｃ，Ｄ，Ｅは
並列的に配置されているので、メモリ１６におけ
るデータの配列は第６図に示す配列と実質的に一
致する。

第６図及びこれ以後の図面では、第４図におい
てt₁〜t₅時点に示される20データ１A₁〜１E₄が行
列を入れ替えた状態で示されているが、これ以後
のt₆時点からのデータも同様に20データが単位ブ
ロツクとして順次に処理される。

垂直パリテイビツト付加回路１７は第６図に示
す５行４列のデータブロツクで垂直方向に配列さ
れた５ビツトのパリテイビツトを形成し、各列の
終りに付加する。例えば12ビツトのデータ１A₁，
１B₁，１C₁，１D₁，１E₁の夫々の第１番目のビ
ツトに対するパリテイビツト、また第２番目のビ
ツトに対するパリテイビツト、以下同様に第12番
目のビツトに対するパリテイビツトを求め、第７
図に示す如く便宜上第１列の垂直パリテイデータ
１F₁とする。同様に第２〜第４列でも垂直パリ
テイビツトを求め、垂直パリテイデータ１F₂，
１F₃，１F₄とする。第７図においてＡ〜Ｅ行は
48ビツト構成であるので、Ｆ行の垂直パリテイビ
ツト数は48となる。尚垂直パリテイビツト付加回
路１７からは行列及びビツト単位で６ビツトづつ
出力される。

CRC符号付加回路１９においては、第７図に
示すＡ〜Ｆ行のCRC符号が行単位に形成される。
例えばＡ行の４つのデータ１A₁，１A₂，１A₃，
１A₄に対して12ビツトのCRC符号が付加される。
第８図に示す１A₅，１B₅，１C₅，１D₅，１E₅，
１F₅はＡ〜Ｆ行のCRCデータであり、夫々12ビ
ツトで構成されている。CRC符号付加回路１９
からは第８図に示す行列の形態でデータが出力さ
れるわけではないが、CRC符号の理解を容易に
するために第７図と同様な行列の形態でデータが
示されている。実際には、CRC符号付加回路１
９から、第１０図に示すように１A₁，１A₂，１
A₃，１A₄，１A₅，１B₁，１B₂，１B₃，１B₄，
１B₅，１C₁，１C₂，……，１F₅の順序でデータ
が出力される。また連続して送り込まれるデータ
は、20データを単位データブロツクとして処理さ
れるので、第９図に示すデータブロツクの配列が
生じる。従つて、CRC符号付加回路１９から第
９図の第１データブロツクの全データが送出され
ると引き続き第２データブロツクのデータが２
A₁，２A₂，２A₃，２A₄，２A₅，２B₁，…２F₅
の順で送出され、更に第49データブロツクのデー
タも順次送出される。

第１０図はCRC符号付加回路１９からインタ
リーブ用メモリ２０に書き込むデータの順番を示
すものである。インタリーブ用メモリ２０は少な
くとも第１〜第49データブロツクの全データを記
憶する容量を有し、インタリーブ（データ分散処
理）のために便宜上第１データブロツクから第49
データブロツクまでを大データブロツクとし、こ
の大データブロツクの内でデータ分散を行う。デ
ータ分散はインタリーブ用メモリ２０の読み出し
アドレス指定に基づいて、第１１図に示す配列に
なされる。即ち、第９図に説明的に示す49のデー
タブロツクの第１行第１列のデータを順次に読み
出して１A₁，２A₁，３A₁，……４９A₁のデータ
配列を形成したら、次に第１行第２列のデータを
順次に読み出して１A₂，２A₂，３A₂，……４９
A₂のデータ配列を形成し、同様に第１行第３列、
第１行第４列、第１行第５列のデータを読み出し
たら、次に第２行第１列のデータを順次に読み出
して１B₁，２B₁，３B₁，……４９B₁のデータ配
列を形成し、最後に第６行第５列のデータを順次
に読み出すことによつて、１F₅，２F₅，３F₅，
……４９F₅のデータ配列を形成し、大データブ
ロツク内のデータ分散を終了し、次の大データブ
ロツクのデータ分散処理に移る。このようにデー
タを分散させておけば、ドロツプアウトでデータ
エラーが発生しても、正規のデータ配列において
連続してデータエラーが発生する確率が少なくな
り、良好な記録再生を行うことが可能になる。

データが分散配列されたPCM信号列は時間圧
縮メモリ２１で垂直ブランキング及び水平ブラン
キングを設けることを可能にする程度に時間圧縮
され、ここに再同期用水平アドレス信号、垂直及
び水平同期パルス、等価パルス、白レベル信号、
データスライスレベル信号が付加された後に
VTR２８に有線又は無線で送られる。VTR２８
に送られる信号は、第１２図Ａ及びＢに示す如
く、標準テレビジヨン信号と同様な形式の複合
PCM信号である。この複合PCM信号を詳しく説
明すると、テレビジヨン信号と同様に偶数フイー
ルドと奇数フイールドとが交互に配置された信号
であり、第１２図Ａに示す偶数フイールドにおい
ては、垂直同期パルス３６を含む3Hの垂直同期
パルス区間T₁が設けられ、これに続いて等価パ
ルス３７を含む2Hのデータスライスレベル信号
区間T₂が設けられ、ここにV₂ボルトのスライス
レベル信号３８が設けられている。この実施例の
場合、V₀を０ボルトとして同期信号の振幅であ
る電圧V₁が0.3ボルト、スライスレベル信号３８
の最大電圧V₂が0.45ボルト、データ信号３９の最
大電圧V₃が0.6ボルト、白レベル信号４０の最大
電圧V₄が１ボルトに設定されている。

スライスレベル信号３８は再生時にデータ信号
３９をスライスする場合に使用するものであり、
V₁を基準にしたデータ信号３９の振幅0.3ボルト
に対して、V₁を基準にしたスライスレベル信号
３８の振幅が0.15ボルトであるので、データ信号
３９の振幅の中央にスライスレベル電圧V₂が位
置している。このスライスレベル信号３８は後の
説明から明らかになるように、再生時にサンプル
ホールド回路で抽出され、データ信号のスライス
レベルを決定するために使用される。

スライスレベル信号区間T₂の後の等価パルス
３７及び水平同期パルス４１を含む3Hの白レベ
ル信号区間T₃には補助信号として白レベル信号
４０が配置されている。この白レベル信号４０は
VTR２８のAGC回路２９の基準になるものであ
り、データ信号３９及びスライスレベル信号３８
がAGC回路２９を通過しても、これ等の振幅が
増大するのを阻止する機能を有する。

白レベル信号区間T₃の後の245Hのデータ信号
区間T₄には第１１図に示すようにデータが順次
に配列されていると共に、水平同期パルス４１の
後に再同期用水平アドレス信号（第１２図では図
示せず）が含まれている。この実施例の場合、
1Hは第１３図に示すように260クロツク（但しク
ロツク周波数は4.095MHz）に対応し、水平同期
パルス４１は20クロツクに対応した時間幅を有
し、バツクポーチは14クロツクに対応し、データ
信号３９の区間は220クロツク（ビツト）に対応
し、フロントポーチは６クロツクに対応してい
る。そして、第１４図に示す如く220ビツトの頭
の４ビツトを利用して再同期用水平アドレス信号
４２が例えば〔0000〕、〔0001〕、〔0010〕、〔0011〕
の形態で各水平走査期間に含まれている。即ち、
第１番目のデータ信号D₁には〔0000〕のアドレ
ス信号が付けられ、第２番目のデータ信号D₂に
は〔0001〕のアドレス信号が付けられ、第３番目
のデータ信号D₃には〔0010〕のアドレス信号が
付けられ、第４番目のデータ信号D₄には〔0011〕
のアドレス信号が付けられ、同様にして第245番
目のデータD₂₄₅までアドレス信号が付けられてい
る。但し、この実施例の場合、４ビツトでアドレ
ス信号を形成しているので、〔1111〕になつたら
再び〔0000〕のアドレス信号を付けている。従つ
て、実際には第16番目のデータD₁₆までの水平同
期パルス４１に欠落が生じたときにのみ再同期が
可能となる。しかし、本装置では編集ポイントを
第９番目のデータD₉から第15番目のデータD₁₅の
間に設けているので、殆んどこの部分で時間軸の
ジヤンプが生じ、その他の部分では殆んど生じな
いので、実質的に問題はない。尚ドロツプアウト
による時間軸のジヤンプが生じたときにも再同期
動作をさせたいとすれば、例えば８ビツトの水平
アドレス信号とし、245Hの全部に異なるアドレ
ス信号を付加する。

第１２図Ａに戻り、245Hのデータ区間T₄の後
には9.5Hの白レベル信号区間T₅が再び設けられ、
ここに白レベル信号４３が付加されている。この
白レベル信号４３の後には次のフレームの奇数フ
イールドの垂直同期パルス区間T₆が設けられて
いる。第１２図Ｂに示す奇数フイールドにおいて
は、3Hの垂直同期パルス区間T₆の後に2Hのスラ
イスレベル信号区間T₇、白レベル信号区間T₈、
245Hのデータ区間T₉、10Hの白レベル信号区間
T₁₀が順次に設けられている。そしてデータ区間
T₉の夫々の水平走査期間には偶数フイールドと
同様に水平アドレス信号が付加されている。尚こ
の実施例では偶数フイールドと奇数フイールドと
の判別を行うために、白レベル信号区間の幅を偶
数フイールドと奇数フイールドとで変えている。

第１図のVTR２８には、第１２図Ａ及びＢの
波形が入力される。但し、第１２図Ａ及びＢでは
データ信号３９が説明的に示されているが、これ
は第１５図Ａに示すように論理の“１”に対応し
て電圧V₃の出力状態となり、論理の“０”に対
応してV₁の出力状態となる２進波形信号である。
第１５図Ａに説明的に示すような複合PCM信号
がAGC回路２９を通過すれば、AGC動作が白レ
ベル信号４０によつて決定され、V₃ボルトのデ
ータ信号３９がAGCの一定レベル（白レベル）
まで持ち上げられることはない。従つて、データ
信号３９及びスライスレベル信号３８はAGCの
影響を殆んど受けない状態でAGC回路を通過す
る。

第１５図Ａに示す複合PCM信号がプリエンフ
アシス回路３０を通過すると、データ信号３９は
同期信号等に比較して高周波信号であるので、第
１５図Ｂに示すように振幅が略白レベル電圧V₄
まで増大される。プリエンフアシス回路３０の出
力段にクランプ・ホワイトクリツプ回路３１が設
けられており、白レベル電圧V₄以上はカツトさ
れるが、この実施例の場合、データ信号３９が白
レベルまで持ち上げられているのみであるから、
実質的にホワイトクリツプの影響を受けず、第１
５図Ｂの波形がFM変調回路３２に送られる。白
レベル信号を付加しない従来の方式では、データ
信号が最大レベルであるので、データ信号が
AGC回路２９で白レベルまで持ち上げられ、プ
リエンフアシス回路３０を通過すると更に高周波
に属するデータ信号のみが第１５図Ｃで点線で示
すように白レベル電圧V₄以上に持ち上げられ、
次段のクランプ・ホワイトクリツプ回路３１を通
過すると、データ信号３９の頭が白レベルで切り
取られ、歪んだ波形となり、データ信号３９の中
心にスライスレベルを設定した場合、“１”と
“０”との繰返し信号であつても、デユテイ比が
50％とならず、Ta＞Tbの状態となる。そして、
TaとTbとが大幅に異なると、クロツクパルスが
TaとTbとに規則正しく入らなくなり、データを
正確に読み取ることが不可能になる。これに対し
て本実施例の場合は、波形歪みが生じないので、
データを正確に読み取ることが可能になる。

第１５図Ｂに示す波形はFM変調回路３２にて
FM波に変換される。即ち白レベルの論理の
“１”が5.4MHz、論理の“０”が4.6MHz、V₀レ
ベルの同期信号が3.8MHzのFM波に変換され、磁
気テープ３５に記録される。

次に再生装置及び方法を説明する。

PCM再生装置を示す第１６図において、４４
は記録用VTRと同一又は別のVTRであり、磁気
ヘツド３４の他にプリアンプ４５、リミツタ４
６、FM復調器４７、デイエンフアシス回路４
８、アンプ４９を順次に有している。VTR４４
の出力に結合された信号・同期信号分離回路５０
は、複合PCM信号を同期信号とPCM信号とに分
離するものであり、この実施例では第１７図に示
すように構成されている。

分離回路５０の出力に結合された時間軸伸長用
メモリ５１は記録系で圧縮した時間軸を元に戻
し、同時にジツタ等を吸収し、時間軸ゆらぎのな
い等間等のデータ配列を得るものである。尚この
メモリ５１の書き込みアドレス制御は、再同期機
能を有する書き込みアドレス回路５２によつてな
らされ、読み出し制御はタイミングパルス発生器
５３の出力によつてなされる。書き込みアドレス
回路５２は分離回路５０から付与される同期信号
及びアドレス信号と基準発振器９から付与される
クロツク信号とに基づいて書き込みアドレス信号
を発生し、具体的には第２０図に示すように構成
されている。

時間軸伸長用メモリ５１の出力に結合されたデ
イインタリーブ用メモリ５４は、記録系で第１１
図に示すようにインタリーブしたものを読み出
し、アドレス制御に基づいて第１０図に示すデー
タ配列に戻すためのものである。

デイインタリーブ用メモリ５４の出力に結合さ
れたCRCチエツク回路５５は、誤り検出回路で
あつて伝送されてきた信号を発生多項式で割算
し、割り切れれば誤りなし、割り切れなければ誤
りありとする回路である。従つて、第９図に示す
各データブロツクの各行単位でCRCチエツクが
行われる。そしてCRCチエツクの結果は、誤り
訂正回路５８と補正回路６０とに送られる。

CRCチエツク回路５５の出力に結合された垂
直パリテイチエツク用メモリ５６には、CRCチ
エツクの結果とは無関係にデータが順次に送り込
まれ、メモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに分配され
て書き込まれる。即ちメモリＡには第７図のＡ
行、メモリＢには第７図のＢ行、メモリＣには第
７図のＣ行、メモリＤには第７図のＤ行、メモリ
Ｅには第７図のＥ行、メモリＦには第７図のＦ行
のデータが順次に書き込まれる。勿論別のデータ
ブロツクにおいても同様に書き込まれる。

メモリ５６の出力に結合された垂直パリテイチ
エツク回路５７は、メモリＡ，Ｂ，Ｃ，Ｄ，Ｅか
ら読み出されたビツトに基づくパリテイビツト
と、メモリＦから読み出された記録系で予め発生
させたパリテイビツトとを比較し、垂直パリテイ
エラーがあるかどうかを判断する回路である。第
７図を参照して垂直パリテイチエツクを更に詳し
く述べると、例えば第１列のデータ１A₁，１B₁，
１C₁，１D₁，１E₁の各ビツトのパリテイビツト
と記録時に決定した垂直パリテイデータ１F₁の
パリテイビツトとの一致を判断し、一致しない場
合は垂直パリテイエラーとし、一致する場合エラ
ーなしとする。尚垂直パリテイチエツク結果は、
誤り訂正回路５８に送られる。

垂直パリテイチエツク回路５７の出力に結合さ
れた誤り訂正回路５８にはパリテイチエツクの結
果に関係なく、メモリＡ〜ＥのPCMデータが５
本の出力ラインで送り込まれる。誤り訂正回路５
８におけるデータの配列は第６図に示す通りであ
り、データで考えると５行４列のデータブロツク
であり、ビツトで考えると５×48ビツトのビツト
ブロツクである。この誤り訂正回路５８はCRC
チエツク回路５５から同一データブロツクで１行
のみが誤りであることが知らされたときにのみ誤
りを訂正する。２行以上に誤りがある場合には訂
正不可能である。誤り訂正動作を更に詳しく述べ
ると、垂直パリテイチエツク回路５７で第６図に
示すデータブロツクの垂直パリテイチエツクを左
から右に向つて順次に48回行う。このように垂直
パリテイチエツクを行つて、パリテイエラーが検
出されると、CRCチエツク回路５５でCRCエラ
ーと判定されている行のビツトを反転させ、正し
いビツトにする。例えば、第６図のデータブロツ
クのＢ行がCRCエラーであると検出され、また
第１列のデータの第１番目の垂直ビツト列がパリ
テイエラーであることが検出されると、Ｂ行と第
１列の交差点データ１B₁の第１番目のビツトが
誤りであることが判明するので、もし“０”であ
れば“１”に反転し、“１”であれば“０”に反
転し、正しいビツトにする。この誤り訂正回路５
８はCRCエラーが１行で、12ビツト以下のパリ
テイエラーであれば、100％訂正することが可能
であり、パリテイエラーが13ビツトなら99.95％
訂正可能であり、パリテイエラーが14ビツト以上
なら99.975％訂正可能である。

誤り訂正回路５８の５本の出力ラインに結合さ
れた直列−並列変換器５９は、第６図のデータ配
列を第５図のデータ配列にすると共に、各データ
を12ビツトの並列形式で出力させるものである。
従つてこの変換器５９には12本の出力ラインが設
けられ、12ビツト１ワード単位でデータが出力さ
れ、次段の補正回路６０に入力する。補正回路６
０は補正指令回路６６にて２行以上のCRCエラ
ーが検出されたときに働く。補正指令回路６６は
CRCチエツク回路５５に結合され、CRCチエツ
クによつて２行以上のCRCエラーが発生したこ
とを検出し、補正回路６０を動作させるものであ
る。補正回路６０においては、CRCチエツクで
エラーとみなされた行の全部のデータが補正処理
される。当時分割で４チヤンネルの補正処理がな
される。また各チヤンネルで連続してエラーが発
生していない場合には平均値補間によつて補正さ
れ、連続してエラーが発生しているときには前値
ホールドで補正される。平均値補間はエラーデー
タ前のデータとエラーデータ後のデータとを使用
してその平均値を求め、これをエラーデータの部
分に使用する公知の方法でなされ、また前値ホー
ルドはエラーデータ直前のデータを保持する公知
の方法でなされる。しかし、本実施例ではインタ
リーブされているので、データが連続してエラー
になる確率は極めて低く、殆んど補間によつて補
正することができる。

補正されたPCM信号列は４つのデジタル・ア
ナログ変換器６１に送られ、ここで各チヤンネル
のアナログ信号に変換される。即ち第２図に示し
たようなアナログ信号に復元され、第１、第２、
第３、第４の出力端子６２，６３，６４，６５か
ら出力される。尚タイミングパルス発生器５３か
らは種々のタイミングパルスが発生し、時間軸伸
長用メモリ５１、デイインタリーブ用メモリ５
４、CRCチエツク回路５５、メモリ５６、パリ
テイチエツク回路５７、誤り訂正回路５８、直列
−並列変換器５９、補正回路６０、デジタル・ア
ナログ変換器６１に付与される。

次に第１６図の分離回路５０を第１７図にて更
に詳しく説明する。VTR４４から得られる複合
PCM信号が入力端子６７に入力されると、ここ
に結合されたクランプ回路６８にて同期信号の
V₀レベルを基準にクランプされる。クランプ回
路６８の出力ラインには第１、第２、及び第３の
比較器６９，７０，７１が接続され、更にサンプ
ルホールド回路７２が接続されている。

サンプルホールド回路７２は、単安定マルチバ
イブレータ７３の出力パルスで決定されたτ期間
にスライスレベル信号をサンプルし、且つホール
ドする回路である。前の周期でサンプルホールド
された基準スライスレベルは1/3減衰器７４にて
１／３に減衰され、これが第２の比較器７０の基準
レベルとなる。サンプルホールドされたレベルが
L₂＝0.45ボルトであつたとすれば、L₁＝0.15ボル
トが比較器７０の基準レベルとなる。一方クラン
プ回路６８からは第１８図Ａに示す如き波形が出
力され、第２の比較器７０の一方の入力となつて
いるので、比較基準レベルL₁が第１８図Ａに示
す位置に設定された状態となり、第２の比較器７
０の出力ラインに第１８図Ｂに示すように同期信
号が得られる。第２の比較器７０の出力ラインに
はローパスフイルタ７５も接続されているので、
第１８図Ｃに示すように垂直同期信号が分離され
る。単安定マルチバイブレータ７３は垂直同期信
号の後縁でトリガされるように構成されているの
で、第１８図Ｄに示す如く単安定マルチバイブレ
ータ７３からはt₁〜t₂のτ期間のパルスが発生
し、この期間に伝送されているスライスレベル信
号をサンプルホールドし、古い信号との入れ替え
が行われる。このようにして垂直同期パルスの直
後のスライスレベル信号によつて決定された例え
ばL₂＝0.45ボルトの信号は、第１の比較器６９の
基準スライスレベルL₂として入力する。第１の
比較器６９のもう一方の入力としては第１８図Ａ
の波形が付与され、データレベルは約0.6ボルト
であるから、0.45ボルトの基準スライスレベルL₂
によつてスライスすることが可能になり、アドレ
ス信号及びデータ信号が基準スライスレベルL₂
より大きいときに高レベル出力、小さいときに低
レベル出力が得られる。このとき、基準スライス
レベルL₂は再生側における同期又はデータ信号
に基づいて決定せず、予め記録されている基準ス
ライスレベル信号３８に基づいて決定されるの
で、データ信号の中間に設定することが容易とな
り、データの読み取りを正確に行うことが可能に
なる。第１９図はスライスレベルの変動とデータ
の読み取りとの関係を示すものであり、第１９図
Ａに示すデータ波形の略中央に実線で示す如く基
準スライスレベルL₂があると、比較器６９の出
力も第１９図Ｂの実線のようになり、“１”と
“０”の繰返し信号のときにはデユテイ比50％の
波形となる。そして読み取りクロツク信号が第１
９図Ｃの実線で示す場合には勿論読み取り可能で
あると共に、点線で示すようにクロツク信号がず
れても読み取りが可能である。これに対して、従
来の方法でスライスレベルを決定すると、トラン
ジスタ回路のベース・エミツタ間のドロツプ等
で、再生波形におけるデータと同期信号の比率が
変化し、データの略中央にスライスレベルを設け
ることが出来ず、第１９図Ａで点線で示す位置に
スライスレベルL₂′が生じたとすれば、比較器６
９の出力が第１９図Ｂの点線で示す波形となり、
もしクロツク信号が第１９図Ｃの点線で示すよう
にずれると、データを読み取ることが不可能にな
る。

再び第１７図の説明に戻り、サンプルホールド
回路７２の出力は1.77倍回路７６にも結合され、
ここで1.77倍されることによつて第１８図Ａに示
す白レベル信号４０のスライスレベルL₃＝0.8ボ
ルトが形成され、第３の比較器７１の基準入力と
なる。これにより、第３の比較器７１からは白レ
ベル信号のみが検出される。そして、この白レベ
ル信号は奇数フイールドと偶数フイールドとの判
定及び垂直ブランキング期間の決定に利用され
る。

次に第２０図に示す再同期型書き込みアドレス
回路５２を説明する。入力ライン７７には分離回
路５０から得られるアドレス信号＋データ信号が
送られてくる。即ち第１７図の第１の比較器６９
の出力が送られてくる。このライン７７は４ビツ
トシフトレジスタ７８の入力端子に結合されてい
るので、シフトレジスタ７８は４ビツトのアドレ
ス信号に対応した信号を出力する。即ち、タイミ
ングパルス発生器７９が基準発振器９の出力に基
づいて、タイミングパルスを発生し、このタイミ
ングパルスがシフトレジスタ７８のクロツク端子
に付与されると、水平同期パルス後の第１番目の
クロツクでアドレス信号の第１番目のビツトが読
み込まれ、第２番目のクロツクでアドレス信号の
第２番目のビツト、同様に第３及び第４番目のク
ロツクで第３及び第４番目のビツトが読み込まれ
る。シフトレジスタ７８に読み込まれたアドレス
信号は４本の出力ライン８０にて保持回路８１に
送られ、ここで一時保持される。また第１のデジ
タル比較器８２、第２のデジタル比較器８３、再
同期アドレス信号発生用のプリセツトカウンタ８
４にも検出アドレス信号が送られる。

ライン８４′は分離回路５０からの同期信号を
伝送するものであり、第１７図の第２の比較器７
０の出力に結合されるものである。このライン８
４′に得られる同期信号は微分回路８５にて微分
され、ANDゲート８６に入力すると共に、単安
定マルチバイブレータ８７にトリガ信号として入
力する。単安定マルチバイブレータ８７はτ＝
0.98Hに設定され、その出力はANDゲート８６
のもう一方の入力となつているので、ANDゲー
ト８６からはノイズが除去され、且つ同期信号に
同期したパルスが発生し、ラツチ即ち保持回路８
１を制御する。保持回路８１は、ANDゲート８
６からパルスを受け取る毎に水平アドレス信号を
記憶する。保持回路８１の出力には＋１回路８８
が設けられ、保持しているアドレス信号よりも１
だけ大きいアドレス信号が出力され、これが第１
のデジタル比較器８２に入力する。

第１のデジタル比較器８２はシフトレジスタ７
８から現在発生している４ビツトのアドレス信号
と、1H前にシフトレジスタ７８から発生したア
ドレス信号に＋１回路で＋１したアドレス信号と
をデジタル比較し、一致していたら、高レベル出
力を送出する。もし、編集又はドロツプアウトで
時間軸のジヤンプが生じ、水平アドレス信号の欠
落が生じると、第１のデジタル比較器８２から一
致出力を得ることが不可能になる。

ライン８９は白レベル信号伝送ラインであり、
第１７図の第３の比較器７１の出力に結合される
ものである。このライン８９の白レベル信号をロ
ーパスフイルタ９０を通すと垂直ブランキング期
間に対応した信号を得ることが可能になり、この
期間でカウンタ８４はリセツトされ、垂直ブラン
キング期間終了後からカウントを開始する。即ち
第１２図Ａのデータ区間T₄において発生する同
期信号に基づいてカウントを開始する。このため
にクロツク端子CKにはANDゲート８６の出力が
結合されている。ANDゲート８６から同期パル
スを受けるとカウンタ８４からは〔0000〕、
〔0001〕の４ビツトの形式でカウント出力が発生
し、第２のデジタル比較器８３の入力となる。ま
たライン９１にてメモリ５１の書き込みアドレス
信号として使用される。尚メモリ５１の書き込み
アドレス信号はカウンタ８４の出力のみでは不充
分であるので、タイミングパルス発生器７９の出
力も利用される。ところで、編集等でアドレス信
号が欠落していなければ、カウンタ８４によつて
カウントした水平走査期間数（Ｈ数）とシフトレ
ジスタ７８で検出したアドレス信号とは一致する
はずであるから、第２のデジタル比較器８３から
高レベルの一致出力が得られる。そして、この高
レベル信号はインバータ９２で反転されて低レベ
ル信号となり、ANDゲート９３の入力となる。
ANDゲート９３には第１のデジタル比較器８２
の高レベル出力も入力されるので、その出力は低
レベルとなり、ANDゲート９３の出力に結合さ
れたシフトレジスタ９４は動作しない。従つて、
シフトレジスタ９４の３本の出力ラインは低レベ
ルであり、３本の出力ラインが接続されたAND
ゲート９５の出力も低レベルである。このため、
カウンタ８４のプリセツト端子L₀には信号が付
与されず、シフトレジスタ７８の出力に無関係に
カウンタ８４はクロツク端子CKに付与される同
期パルスをカウントし続ける。

ところが、第１２図Ａのデータ区間における例
えば9H〜15Hの範囲での編集によつて例えば1H
欠落すると、第１のデジタル比較器８２の両入力
が一致しなくなり、この比較器８２の出力は低レ
ベルとなる。しかし、1Hの時間軸ジヤンプ即ち
欠落部分が通過した時点から1H後（時間軸ジヤ
ンプ開始点からは2H後）になると比較器８２の
両入力が再び一致するので、その出力は高レベル
になる。これに対して、第２のデジタル比較器８
３の両入力は1H欠落による時間軸ジヤンプ開始
点から不一致になり、その出力は低レベルにな
り、インバータ９２の出力は高レベルになる。そ
してこの状態はカウンタ８４の出力が修正される
まで続く。このため、第１のデジタル比較器８２
の出力が低レベルから高レベルに反転した時点か
らANDゲート９３の出力が高レベルとなり、シ
フトレジスタ９４のクロツク端子CKにANDゲー
ト８６からクロツク信号が入る毎にシフトレジス
タ９４が動作し、３つのクロツクパルスが入力す
る期間（3H）に渡つてANDゲート９３の出力が
高レベルに保たれていると、シフトレジスタ９４
の３本の出力ラインがすべて高レベルになり、
ANDゲート９５から高レベル信号が発生し、こ
れがプリセツト端子L₀に付与され、カウンタ８
４はシフトレジスタ７８の出力ライン８０からそ
の入力端子INに付与されるアドレス信号にセツ
トされ、このセツトされたアドレス信号に継続し
てカウントを行う。このため、ライン９１からは
データに対応した正しいアドレス信号が発生し、
このアドレス信号に同期したデータの書き込みが
行われる。カウンタ８４がプリセツトされて動作
を開始すると、比較器８３の両入力も一致し、そ
の出力は高レベルになり、ANDゲート９３の出
力は低レベルに反転する。結局1H欠落の場合に
は5H後に正常アドレスになる。もし、1H欠落が
編集のために生じた場合には、1H欠落点前の
CRC符号は1H欠落点後のCRC符号と異なるの
で、CRCチエツク回路５５で当然エラーデータ
と判定され、垂直ブランキング期間から再同期時
点までのデータは使用されない。またドロツプア
ウトによつて1H欠落した場合には欠落時点から
再同期時点までの例えば5Hで誤まつたアドレス
指定がされているので、当然エラーデータとな
り、後段のCRCチエツク回路５５でエラーと判
定され、使用されない。

上述の如くこの方式では水平アドレス信号が記
録された磁気テープから、データと共にアドレス
信号を検出し、また時間軸ジヤンプを検出し、時
間軸ジヤンプが生じたときにはアドレス信号に同
期させてメモリの書き込みをなすので、編集等で
時間軸ジヤンプが生じても同期乱れのない状態で
信号処理を行うことが可能である。またプリセツ
トカウンタ８４を使用し、再同期はアドレス信号
によるプリセツトで行つているので、比較的容易
に達成されている。また比較器８２に現在のアド
レス信号と現在のアドレス信号より1H前のアド
レス信号に＋1Hした信号とを入力させて時間軸
ジヤンプの検出を行うので、正確且つ容易に検出
することができる。

以上、本発明の１実施例について述べたが、本
発明は上述の実施例に限定されるものではなく、
更に変形可能なものである。例えば、第１２図Ａ
及びＢに示すようなテレビジヨン形式のPCM信
号を電波で送り、これを受信してVTRで記録し
てもよい。また実施例では垂直パリテイビツトを
先に付加してＦ行を形成し、Ｆ行にもCRC符号
を付したが、CRC符号を先に付し、次に垂直パ
リテイビツトを付してもよい。この場合は第８図
の１F₅が垂直パリテイビツトとなる。またこの
場合には再生系でCRCチエツクを先に行い、次
いで垂直パリテイチエツクを行う。またCRCチ
エツクと垂直パリテイチエツクとに基づいて誤り
を訂正した後、再びCRCチエツクを行い、誤り
があつた場合に補間又は前値ホールドでエラーデ
ータを補正するようにしてもよい。

また、同一データを２回記録することによつて
ドロツプアウトによるエラーを低減させるように
してもよい。

【図面の簡単な説明】

図面は本発明の１実施例に係わるPCM記録再
生方式を示すものであつて、第１図は記録装置の
ブロツク図、第２図は第１図の入力端子に供給す
るアナログ信号の説明的波形図、第３図は第２図
のアナログ信号をサンプルホールドした状態を説
明的に示す波形図、第４図は第１図のアナログ・
デジタル変換器の出力を説明的に示すタイムチヤ
ート、第５図は第１図の並列−直列変換器の出力
を説明的に示すタイムチヤート、第６図は第１図
の垂直パリテイ用メモリにおけるデータの配列を
説明的に示す配置図、第７図は垂直パリテイビツ
トを付加した状態を説明的に示す配置図、第８図
はCRC符号を付した後のデータ配列を説明的に
示す配置図、第９図はデータブロツク及びその中
でのデータ配列を説明的に示す配置図、第１０図
は第１図のCRC符号付加回路の出力を説明的に
示すタイムチヤート、第１１図は第１図のインタ
リーブ用メモリの出力を説明的に示すタイムチヤ
ート、第１２図Ａは偶数フイールドの複合PCM
信号を示す波形図、第１２図Ｂは奇数フイールド
の複合PCM信号を示す波形図、第１３図は第１
２図Ａの一部を拡大して説明的に示す波形図、第
１４図は第１３図の一部を拡大して説明的に示す
波形図、第１５図は第１図のVTR内での波形の
変化を示すものであり第１５図ＡはAGC回路の
入力及び出力を説明的に示す波形図、第１５図Ｂ
はプリエンフアシス回路及びホワイト・クリツプ
回路の出力を示す波形図、第１５図Ｃは従来のホ
ワイト・クリツプ回路の出力を示す波形図、第１
６図は再生装置のブロツク図、第１７図は第１６
図の分離回路を示すブロツク図、第１８図は第１
７図のＡ〜Ｄ点の状態を示す波形図、第１９図は
データとスライスレベルとの関係及びクロツクと
の関係を示す波形図、第２０図は再同期型書き込
みアドレス回路を示すブロツク図である。尚図面に用いられている符号において、１６は
垂直パリテイ用メモリ、１７は垂直パリテイビツ
ト付加回路、１８はCRC用メモリ、１９はCRC
符号付加回路、２０はインタリーブ用メモリ、２
３は再同期信号発生回路、２５は白レベル信号発
生回路、２７はデータスライスレベル発生回路、
２８はVTR、２９はAGC回路、３０はプリエン
フアシス回路、３１はクランプ・ホワイトクリツ
プ回路、３８はスライスレベル信号、３９はデー
タ信号、４０は白レベル信号、４１は水平同期パ
ルス、４２は再同期用水平アドレス信号、４３は
白レベル信号、５０は分離回路、５２は再同期型
書き込みアドレス回路、５４はデイインタリーブ
用メモリ、５５はCRCチエツク回路、５６は垂
直パリテイチエツク用メモリ、５７は垂直パリテ
イチエツク回路、５８は誤り訂正回路、６０は補
正回路である。

Claims

【特許請求の範囲】１ PCM信号と同期信号と前記PCM信号の振幅
の約半分の振幅を有するスライスレベル信号とを
含むテレビジヨン信号形式の複合PCM信号を伝
送し、伝送された前記複合PCM信号から前記スライ
スレベル信号を抽出し、保持し、この保持したス
ライスレベルによつて前記PCM信号をスライス
することを特徴とするPCM信号処理方法。