JPS6244345B2

JPS6244345B2 -

Info

Publication number: JPS6244345B2
Application number: JP53071100A
Authority: JP
Inventors: Akinori Motai; Hirohisa Yamaguchi
Original assignee: Teac Corp
Current assignee: Teac Corp
Priority date: 1978-06-13
Filing date: 1978-06-13
Publication date: 1987-09-19
Also published as: JPS54162529A

Description

【発明の詳細な説明】本発明は、PCM（パルス符号変調）信号の処
理方法に関し、更に詳細には、例えばビデオテー
プレコーダ（以下VTRと呼ぶ）等を利用して
PCM信号を記録し、これを編集すること等によ
つて記録部分の一部欠落による時間軸ジヤンプが
発生しても同期乱れが短時間で解消するようにし
たPCM信号処理方法に関する。

オーデイオ信号等のアナログ信号をPCM信号
に変換し、VTRを利用して記録再生する方式は
既に良く知られている。ところで、VTRでPCM
信号をテープに記録した後に編集したいことがし
ばしばある。記録の編集は一般には垂直ブランキ
ング期間で行われるが、垂直ブランキングを別な
目的で使用している場合又はクロツクを簡便にす
る場合等においては編集点を垂直ブランキング期
間以外にしたいことがある。しかし、編集による
一部欠落で時間軸のジヤンプによつて同期乱れを
起こすことがある。このような問題はドロツプア
ウトによる水平同期パルスの欠落等によつても生
じる。

そこで、本発明の目的は、信号が一部欠落して
同期乱れが生じても、これを極力短かくすること
が可能なPCM信号処理方法を提供することにあ
る。

上記目的を達成するための本発明は、同期信号
に区画されてPCM信号が配列されていると共に
前記同期信号で区画された領域の位置を示す再同
期用アドレス信号が前記同期信号で区画された領
域に含まれている複合PCM信号を伝送するこ
と、伝送されてきた前記複合PCM信号を前記
PCM信号と前記同期信号と前記再同期用アドレ
ス信号とに分離すること、前記PCM信号をメモ
リに書き込み、しかる後前記メモリから前記
PCM信号を読み出すこと、前記メモリから読み
出されたPCM信号に基づいて前記PCM信号に対
応するアナログ信号を得ること、分離された前記
同期信号をカウンタで計数して前記メモリに前記
PCM信号を書き込むためのアドレス信号を形成
すること、前記再同期用アドレス信号と前記カウ
ンタから得られる前記同期信号に基づくアドレス
信号との比較によつて同期乱れを検出すること、
前記同期乱れが検出された時に前記カウンタの出
力を前記再同期用アドレス信号に変更し、以後前
記再同期用アドレス信号に継続したカウント出力
を前記同期信号に基づいて発生させ、このカウン
ト出力を前記PCM信号の書き込みアドレス信号
として前記メモリに与えることを特徴とする
PCM信号処理方法に係わるものである。

上記本発明によれば、再同期用アドレス信号を
PCM信号に含めて伝送し、同期乱れ（信号の欠
落）が検出されたときにカウンタが再同期アドレ
ス信号にセツトされるので、再同期が可能にな
り、短時間で同期乱れが解消する。

以下、図面を参照して本発明の実施例を説明す
る。

第１図は本発明の実施例に係わるVTRを利用
したPCM記録方式を示すものである。この第１
図において、１，２，３，４は４チヤンネルのオ
ーデイオ信号を入力させるための入力端子であ
る。４つの入力端子１，２，３，４に夫々結合さ
れた４つのサンプルホールド回路５，６，７，８
は、基準発振器９に基づいて種々のタイミングパ
ルスを発生するタイミングパルス発生器１０の出
力パルスで制御されて、所定のサンプリング周期
でアナログ信号をサンプルホールドする回路であ
る。サンプルホールド回路５，６，７，８の出力
に結合され且つタイミングパルス発生器１０に結
合された４つのアナログ・デジタル変換器１１，
１２，１３，１４は、サンプルしたアナログ信号
をデジタル信号即ちPCM信号に変換するもので
ある。この実施例では12ビツトで１ワードとなる
PCM信号が並列信号の形式で出力され、各アナ
ログ・デジタル変換器１１〜１４には12本の出力
ラインが設けられ、４チヤンネル信号を同期にサ
ンプルするので、結局１サンプルで48ビツトの出
力が得られる。１５は並列−直列変換器であつ
て、４つのアナログ・デジタル変換器１１〜１４
から得られる並列形式のPCM信号をタイミング
パルスの制御に基づいて直列（シリアル）形式の
PCM信号に変換するものである。

並列−直列変換器１５に結合された垂直パリテ
イ用メモリ１６はＡ、Ｂ、Ｃ、Ｄ、Ｅの５行のメ
モリを有し、タイミングパルス発生器１０から付
与される書き込みクロツクに制御されて、５行の
形態にデータを記憶するものである。この実施例
では第１回目のサンプルで得られる４チヤンネル
の48ビツトがＡメモリに記憶され、第２回目のサ
ンプルで得られる48ビツトがＢメモリに記憶さ
れ、同様に第３回目のサンプルの48ビツトがＣメ
モリ、第４回目のサンプルの48ビツトがＤメモ
リ、第５回目のサンプルの48ビツトがＥメモリに
記憶される。即ちこのメモリ１６は240ビツト20
ワードを１ブロツクとして記憶し、且つ５行の形
態で記憶するものである。

メモリ１６の５本の出力ラインが結合された垂
直パリテイビツト付加回路１７は５行から成るデ
ータブロツクの垂直パリテイビツトを形成し、こ
れをデータブロツクの出力に付加するものであ
る。尚垂直パリテイビツトは各行の48ビツトに対
応して48ビツト得られ、タイミングパルス発生器
１０に制御されて垂直パリテイビツトを含んだ垂
直方向の６ビツトが６本の出力ラインから同時に
出力される。

垂直パリテイビツト付加回路１７の６本の出力
ラインに結合されていると共にタイミングパルス
発生器１０に結合されているCRC用メモリ１８
は、サイクリツク符号即ちCRC符号（Cyclic
Redandancy Chek cord）を発生させ且つ付加す
るために、５行から成るデータブロツクと垂直パ
リテイビツトとを記憶するものである。尚メモリ
１８の入力は６本の出力ラインによつて６ビツト
同時に付与されているが、出力は直列PCM信号
に変換され、データブロツクの第１行、第２行、
……、第５行、垂直パリテイビツトの順に送出さ
れる。CRC符号付加回路１９は、48ビツトの各
行に対するCRC符号を形成し、12ビツトから成
るCRC符号を各行の後に付加し、60ビツト１行
として送出するものである。CRC符号及びその
形成方法は、例えば、電気通信協会発行の刊行物
である「データ伝送の基礎知識」の第154頁〜第
158頁等で公知であるので、詳しい説明は省略す
る。CRC符号付加回路１９の出力ラインが結合
され且つタイミングパルス発生器１０が結合され
たインタリーブ用メモリ２０は、垂直パリテイビ
ツトとCRC符号（CRCビツト）とを含んだPCM
信号列内のデータをインタリーブ即ち分散配置す
るためのメモリであり、データ読み出しアドレス
回路がサンプル順にデータを読み出さずに、飛び
越してデータを読み出すことによつてデータを分
散させた状態のPCM信号列を形成するものであ
る。

インタリーブ用メモリ２０の出力ラインに結合
され且つタイミングパルス発生器１０に結合され
た時間圧縮メモリ２１は、テレビジヨン信号にお
ける垂直ブランキング期間と水平ブランキング期
間とに対応する期間を設けるために、この期間だ
けPCM信号列を時間圧縮するメモリである。

２２は同期信号発生回路であつて、タイミング
パルス発生器１０の出力に制御されて、テレビジ
ヨン信号の垂直同期パルス、等価パルス、水平同
期パルスに相当する同期信号を発生するものであ
る。この実施例はビデオ信号を処理するものでは
なく、オーデイオ信号を処理するものであるが、
説明の都合上、各種の同期パルスをテレビジヨン
信号の場合と同様に垂直同期パルス、等価パル
ス、水平同期パルスと呼ぶ。

同期信号発生回路２２に結合された再同期信号
発生回路２３は、再同期を得るために、夫々の水
平走査期間に対応させた再同期用水平アドレス信
号を発生するものである。この実施例の場合には
垂直走査期間において最初にデータを配置させる
第１番目の水平走査期間を基準にして４ビツトの
アドレス信号を書き込み、第16番目の水平走査期
間で〔1111〕になつたら第17番目の水平走査期間
から再び〔0000〕に戻つてアドレスを書き込む。
勿論ビツト数を増やして各水平走査期間に異なる
アドレス信号を夫々書き込んでもよい。マルチプ
レクサ２４は時間圧縮メモリ２１から出力される
PCM信号列と再同期信号発生回路２３から発生
する４ビツトの再同期用水平アドレス信号とを選
択的に通過させることによつて再同期用水平アド
レス信号を含んだPCM信号列を送出するもので
ある。上述の再同期用水平アドレス信号は、記録
信号の編集又はドロツプアウトで水平同期パルス
が欠落した時に、この信号が出力され、この信号
に続いて同期をとるためのものである。

同期信号発生回路２２に結合された白レベル信
号発生回路２５は、PCM信号列のデータ部分以
外の部分にテレビジヨン信号の白レベルに相当す
る補助信号を挿入するための回路である。そし
て、この実施例ではこの白レベル信号発生回路２
５によつて、偶数フイールドにおける3H（但し
Ｈは一水平走査期間）の垂直同期パルス区間の後
の3H目〜5H目の区間に白レベル信号を送出し、
またこの3Hの白レベル区間の後の245Hのデータ
区間の後の9.5Hの区間に白レベル信号を送出
し、また奇数フイールドの3Hの垂直同期パルス
区間の後の3H目〜4.5H目の区間に白レベル信号
を送出し、更にこの2.5Hの白レベル区間の後の
245Hのデータ区間の後の10Hの区間に白レベル
信号を送出する。白レベル信号は混合器２６にて
同期信号等と共にPCM信号列の所定部分に含め
られる。このように白レベル信号を予め含めてお
けば、VTRのAGC回路がこの白レベルを基準に
して作動し、白レベルよりも低いレベルに設定さ
れたPCM信号の振幅が白レベル以上に増大する
ことが防止される。

タイミングパルス発生器１０と同期信号発生回
路２２とに結合されたデータスライスレベル発生
回路２７は、3Hの垂直同期パルス区間の直後の
2Hの等価パルス区間を利用してデータスライス
レベルに対応した振幅の信号を発生するものであ
る。このデータスライスレベル信号は混合器２６
に送られ、ここで、PCM信号列の所定部分に含
められる。このようにデータスライスレベルを予
めPCM信号列に含めておけば、データの振幅と
同期信号の振幅との比が変動しても、これに左右
されずに、データスライスレベルが決定され、デ
ータの読取りを正確に行うことが可能になる。

点線で囲んで概略的に示すVTR２８は、Ｕ−
マチツク、ベータマツクス等の家庭用VTRであ
つて、公知のAGC回路２９、プリエンフアシス
回路３０、クランプ・ホワイトクリツプ回路３
１、FM変調回路３２、記録増幅回路３３、磁気
ヘツド３４等を含み、有線又は無線で伝送される
PCM信号列を走行する磁気テープ３５にFM記録
するものである。尚、VTR２８は、図示はされ
ていないが入力回路に雑音除去のローパスフイル
タを有し、更にテープ走行系及び磁気ヘツド回転
機構等を有する。

第１図に示すPCM信号記録装置によるPCM信
号記録方法を波形図及びタイムチヤート等を参照
して更に詳しく述べる。

例えば第１チヤンネルの入力端子１から第２図
に示すようなオーデイオ・アナログ信号が入力さ
れると、サンプルホールド回路５でアナログ信号
が所定のサンプリング周期で順次にサンプルさ
れ、第３図１a₁，１b₁，１c₁，１d₁、１e₁，２a¹
……で示されるサンプリング信号が得られる。第
３図のサンプリング信号はＡ−Ｄ変換器１１にて
順次にPCM信号に変換され、サンプリング信号
１a₁，１b₁，１c₁，１d₁，１e₁，２a₁……に対応
して第４図Ａに示すデータ即ちPCM信号１A₁，
１B₁，１C₁，１D₁，１E₁，２A₁……を含むPCM
信号列となる。これ等のデータはアナログ・デジ
タル変換器１１から12ビツト１ワードの形式で並
列的に送出されて並列−直列変換器１５に入力す
る。今、第１チヤンネルについて述べたが、第２
〜第４チヤンネルでも第１チヤンネルに同期して
同様な信号処理がなされ、第２チヤンネルのアナ
ログ・デジタル変換器１２からは、第４図Ｂに示
すように１A₂，１B₂，１C₂，１D₂，１E₂，２A₂
……の順番にデータが出力され、また第３チヤン
ネルのアナログ・デジタル変換器１３からは第４
図Ｃに示すように１A₃，１B₃，１C₃，１D₃，１
E₃，２A₃……の順番でデータが出力され、また
第４チヤンネルのアナログ・デジタル変換器１４
からは第４図Ｄに示すように１A₄，１B₄，１
C₄，１D₄，１E₄，２A₄……の順番でデータが出
力される。各チヤンネルの各データは12ビツト１
ワードであるから結局１サンプル48ビツトの信号
が同時に並列−直列変換器１５に入力される。即
ち、第４図において、垂直方向に配列された４つ
のデータは同時に送出される。

並列形式で入力された４チヤンネルのデータ
は、並列−直列変換器１５にて第５図に示す直列
形式のPCM信号とされる。即ち１A₁，１A₂，１
A₃，１A₄，１B₁，１B₂，１B₃，１B₄，……で示
されるように、チヤンネル順及びサンプル順に配
列されたPCM信号列とされる。

このようなPCM信号列は次段のメモリＡ，
Ｂ，Ｃ，Ｄ，Ｅを有する垂直パリテイ用メモリ１
６に送られ、メモリＡには第６図のＡ行に示すデ
ータ１A₁，１A₂，１A₃，１A₄が順次書き込ま
れ、メモリＢには第６図のＢ行に示すデータ１
B₁，１B₂，１B₃，１B₄が順次に書き込まれ、メ
モリＣには第６図のＣ行に示すデータ１C₁，１
C₂，１C₃，１C₄が順次に書き込まれ、メモリＤ
には第６図のＤ行に示すデータ１D₁，１D₂，１
D₃，１D₄が順次に書き込まれ、メモリＥには第
６図のＥ行に示すデータ１E₁，１E₂，１E₃，１
E₄が順次に書き込まれる。メモリＡ，Ｂ，Ｃ，
Ｄ，Ｅは並列的に配置されているので、メモリ１
６におけるデータの配列は第６図に示す配列と実
質的に一致する。

第６図及びこれ以後の図面では、第４図におい
てt₁〜t₅時点に示される20データ１A₁〜１E₄が行
列を入れ替えた状態で示されているが、これ以後
のt₆時点からのデータも同様に20データが単位ブ
ロツクとして順次に処理される。

垂直パリテイビツト付加回路１７は第６図に示
す５行４列のデータブロツクで垂直方向に配列さ
れた５ビツトのパリテイビツトを形成し、各列の
終りに付加する。例えば12ビツトのデータ１
A₁，１B₁，１C₁，１D₁，１E₁の夫々の第１番目
のビツトに対するパリテイビツト、また第２番目
のビツトに対するパリテイビツト、以下同様に第
12番目のビツトに対するパリテイビツトを求め、
第７図に示す如く便宜上第１列の垂直パリテイデ
ータ１F₁とする。同様に第２〜第４列でも垂直
パリテイビツトを求め、垂直パリテイデータ１
F₂，１F₃，１F₄とする。第７図においてＡ〜Ｅ
行は48ビツト構成であるので、Ｆ行の垂直パリテ
イビツト数は48となる。尚垂直パリテイビツト付
加回路１７からは行列及びビツト単位で６ビツト
づつ出力される。

CRC符号付加回路１９においては、第７図に
示すＡ〜Ｆ行のCRC符号が行単位に形成され
る。例えばＡ行の４つのデータ１A₁，１A₂，１
A₃，１A₄に対して12ビツトのCRC符号が付加さ
れる。第８図に示す１A₅，１B₅，１C₅，１D₅，
１E₅，１F₅はＡ〜Ｆ行のCRCデータであり、
夫々12ビツトで構成されている。CRC符号付加
回路１９からは第８図に示す行列の形態でデータ
が出力されるわけではないが、CRC符号の理解
を容易にするために第７図と同様な行列の形態で
データが示されている。実際には、CRC符号付
加回路１９から、第１０図に示すように１A₁，
１A₂，１A₃，１A₄，１A₅，１B₁，１B₂，１B₃，
１B₄，１B₅，１C₁，１C₂，……，１F₅の順序で
データが出力される。また連続して送り込まれる
データは、20データを単位データブロツクとして
処理されるので、第９図に示すデータブロツクの
配列が生じる。従つて、CRC符号付加回路１９
から第９図の第１データブロツクの全データが送
出されると引き続き第２データブロツクのデータ
が２A₁，２A₂，２A₃，２A₄，２A₅，２B₁……２
F₅の順で送出され、更に第49データブロツクの
データも順次送出される。

第１０図はCRC符号付加回路１９からインタ
リーブ用メモリ２０に書き込むデータの順番を示
すものである。インタリーブ用メモリ２０は少な
くとも第１〜第49データブロツクの全データを記
憶する容量を示し、インタリーブ（データ分散処
理）のために便宜上第１データブロツクから第49
データブロツクまでを大データブロツクとし、こ
の大データブロツクの内でデータ分散を行う。デ
ータ分散はインタリーブ用メモリ２０の読み出し
アドレス指定に基づいて、第１１図に示す配列に
なされる。即ち、第９図に説明的に示す49のデー
タブロツクの第１行第１列のデータを順次に読み
出して１A₁，２A₁，３A₁，……４９A₁のデータ
配列を形成したら、次に第１行第２列のデータを
順次に読み出して１A₂，２A₂，３A₂，……４９
A₂のデータ配列を形成し、同様に第１行第３
列、第１行第４列、第１行第５列のデータを読み
出したら、次に第２行第１列のデータを順次に読
み出して１B₁，２B₁，３B₁，……49B₁のデータ
配列を形成し、最後に第６行第６列のデータを順
次に読み出すことによつて、１F₅，２F₅，３
F₅，……４９F₅のデータ配列を形成し、大デー
タブロツク内のデータ分散を終了し、次の大デー
タブロツクのデータ分散処理に移る。このように
データを分散させておけば、ドロツプアウトでデ
ータエラーが発生しても、正規のデータ配列にお
いて連続してデータエラーが発生する確率が少な
くなり、良好な記録再生を行うことが可能にな
る。

データが分散配列されたPCM信号列は時間圧
縮メモリ２１で垂直ブランキング及び水平ブラン
キングを設けることを可能にする程度に時間圧縮
され、ここに再同期用水平アドレス信号、垂直及
び水平同期パルス、等価パルス、白レベル信号、
データスライスレベル信号が付加された後に
VTR２８に有線又無線で送られる。VTR２８に
送られる信号は、第１２図Ａ及びＢに示す如く、
標準テレビジヨン信号と同様な形式の複合PCM
信号である。この複合PCM信号を詳しく説明す
ると、テレビジヨン信号と同様に偶数フイールド
と奇数フイールドとが交互に配置された信号であ
り、第１２図Ａに示す偶数フイールドにおいて
は、垂直同期パルス３６を含む3Hの垂直同期パ
ルス区間T₁が設けられ、これに読いて等価パル
ス３７を含む2Hのデータスライスレベル信号区
間T₂が設けられ、ここにV₂ボルトのスライスレ
ベル信号３８が設けられている。この実施例の場
合、V₀を０ボルトとして同期信号の振幅である
電圧V₁が0.3ボルト、スライスレベル信号３８の
最大電圧V₂が0.45ボルト、データ信号３９の最大
電圧V₃が0.6ボルト、白レベル信号４０の最大電
圧V₄が１ボルトに設定されている。

スライスレベル信号３８は再生時にデータ信号
３９をスライスする場合に使用するものであり、
V₁を基準にしたデータ信号３９の振幅0.3ボルト
に対して、V₁を基準にしたスライスレベル信号
３８の振幅が0.15ルトであるので、データ信号３
９の振幅の中央にスライスレベル電圧V₂が位置
している。このスライスレベル信号３８は後の説
明から明らかになるように、再生時にサンプルホ
ールド回路で抽出され、データ信号のスライスレ
ベルを決定するために使用される。

スライスレベル信号区間T₂の後の等価パルス
３７及び水平同期パルス４１を含む3Hの白レベ
ル信号区間T₃には補助信号として白レベル信号
４０が配置されている。この白レベル信号４０は
VTR２８のAGC回路２９の基準になるものであ
り、データ信号３９及びスライスレベル信号３８
がAGC回路２９を通過しても、これ等の振幅が
増大するのを阻止する機能を有する。

白レベル信号区間T₃の後の245Hのデータ信号
区間T₄には第１１図に示すようにデータが順次
に配列されていると共に、水平同期パルス４１の
後に再同期用水平アドレス信号（第１２図では図
示せず）が含まれている。この実施例の場合、
1Hは第１３図に示すように260クロツク（但しク
ロツク周波数は4.095MHz）に対応し、水平同期
パルス４１は20クロツクに対応した時間幅を有
し、バツクポーチは14クロツクに対応し、データ
信号３９の区間は220クロツク（ビツト）に対応
し、フロツトポーチは６クロツクに対応してい
る。そして、第１４図に示す如く220ビツトの頭
の４ビツトを利用して再同期用水平アドレス信号
４２が例えば〔0000〕、〔0001〕、〔0010〕、〔0011〕
の形態で各水平走査期間に含まれている。即ち、
第１番目のデータ信号D₁には〔0000〕のアドレ
ス信号が付けられ、第２番目のデータ信号D₂に
は〔0001〕のアドレス信号が付けられ、第３番目
のデータ信号D₃には〔0010〕のアドレス信号が
付けられ、第４番目のデータ信号D₄には
〔0011〕のアドレス信号が付けられ、同様にして
第245番目のデータD₂₄₅までアドレス信号が付け
られている。但し、この実施例の場合、４ビツト
でアドレス信号を形成しているので、〔1111〕に
なつたら再び〔0000〕のアドレス信号を付けてい
る。従つて、実際には第16番目のデータD₁₆まで
の水平同期パルス４１に欠落が生じたときにのみ
再同期が可能となる。しかし、本装置では編集ポ
イントを第９番目のデータD₉から第15番目のデ
ータD₁₅の間に設けているので、殆んどこの部分
で時間軸のジヤンプが生じ、その他の部分では殆
んど生じないので、実質的に問題はない。尚ドロ
ツプアウトによる時間軸のジヤンプが生じたとき
にも再同期動作をさせたいとすれば、例えば８ビ
ツトの水平アドレス信号とし、245Hの全部に異
なるアドレス信号を付加する。

第１２図Ａに戻り、245Hのデータ区間T₄の後
には9.5Hの白レベル信号区間T₅が再び設けら
れ、ここに白レベル信号４３が付加されている。
この白レベル信号４３の後には次のフレームの奇
数フイールドの垂直同期パルス区間T₆が設けら
れている。第１２図Ｂに示す奇数フイールドにお
いては、3Hの垂直同期パルス区間T₆の後に2Hの
スライスレベル信号区間T₇、白レベル信号区間
T₈、245Hのデータ区間T₉、10Hの白レベル信号
区間T₁₀が順次に設けられている。そしてデータ
区間T₉の夫々の水平走査期間には偶数フイール
ドと同様に水平アドレス信号が付加されている。
尚この実施例では偶数フイールドと奇数フイール
ドとの判別を行うために、白レベル信号区間の幅
を偶数フイールドと奇数フイールドとで変えてい
る。

第１図のVTR２８には、第１２図Ａ及びＢの
波形が入力される。但し、第１２図Ａ及びＢでは
データ信号３９が説明的に示されているが、これ
は第１５図Ａに示すように論理の“１”に対応し
て電圧V₃の出力状態となり、論理の“０”に対
応してV₁の出力状態となる２進波形信号であ
る。第１５図Ａに説明的に示すような複合PCM
信号がAGC回路２９を通過すれば、AGC動作が
白レベル信号４０によつて決定され、V₃ボルト
のデータ信号３９がAGCの一定レベル（白レベ
ル）まで持ち上げられることはない。従つて、デ
ータ信号３９及びスライスレベル信号３８は
AGCの影響を殆んど受けない状態でAGC回路を
通過する。

第１５図Ａに示す複合PCM信号がプリエンフ
アシス回路３０を通過すると、データ信号３９は
同期信号等に比較して高周波信号であるので、第
１５図Ｂに示すように振幅が略白レベル電圧V₄
まで増大される。プリエンフアシス回路３０の出
力段にクランプ・ホワイトクリツプ回路３１が設
けられており、白レベル電圧V₄以上はカツトさ
れるが、この実施例の場合、データ信号３９が白
レベルまで持ち上げられているのみであるから、
実質的にホワイトクリツプの影響を受けず、第１
５図Ｂの波形がFM変調回路３２に送られる。白
レベル信号を付加しない従来の方式では、データ
信号が最大レベルであるので、データ信号が
AGC回路２９で白レベルまで持ち上げられ、プ
リエンフアシス回路３０を通過すると更に高周波
に属するデータ信号のみが第１５図Ｃで点線で示
すように白レベル電圧V₄以上に持ち上げられ、
次段のクランプ・ホワイトクリツプ回路３１を通
過すると、データ信号３９の頭が白レベルで切り
取られ、歪んだ波形となり、データ信号３９の中
心にスライスレベルを設定した場合、“１”と
“０”との繰返し信号であつても、デユテイ比が
50％とならず、Ｔ_a＞Ｔ_bの状態となる。そして、
Ｔ_aとＴ_bとが大幅に異なると、クロツクパルスが
Ｔ_aとＴ_bとに規則正しく入らなくなり、データを
正確に読み取ることが不可能になる。これに対し
て本実施例の場合は、波形歪みが生じないので、
データを正確に読み取ることが可能になる。

第１５図Ｂに示す波形はFM変調回路３２にて
FM波に変換される。即ち白レベルの論理の
“１”が5.4MHz、論理の“０”が4.6MHz、V₀レ
ベルの同期信号が3.8MHzのFM波に変換され、
磁気テープ３５に記録される。

次に再生装置及び方法を説明する。

PCM再生装置を示す第１６図において、４４
は記録用VTRと同一又は別のVTRであり、磁気
ヘツド３４の他にプリアンプ４５、リミツタ４
６、FM復調器４７、テイエンフアシス回路４
８、アンプ４９を順次に有している。VTR４４
の出力に結合された信号・同期信号分離回路５０
は、複合PCM信号を同期信号とPCM信号とに分
離するものであり、この実施例では第１７図に示
すように構成されている。

分離回路５０の出力に結合された時間軸伸長用
メモリ５１は記録系で圧縮した時間軸を元に戻
し、同時にジツタ等を吸収し、時間軸ゆらぎのな
い等間等のデータ配列を得るものである。尚この
メモリ５１の書き込みアドレス制御は、再同期機
能を有する書き込みアドレス回路５２によつてな
らされ、読み出し制御はタイミングパルス発生器
５３の出力によつてなされる。書き込みアドレス
回路５２は分離回路５０から付与される同期信号
及びアドレス信号と基準発振器９から付与される
クロツク信号とに基づいて書き込みアドレス信号
を発生し、具体的には第２０図に示すように構成
されている。

時間軸伸長用メモリ５１の出力に結合されたデ
イインタリーブ用メモリ５４は、記録系で第１１
図に示すようにインタリーブしたものを読み出
し、アドレス制御に基づいて第１０図に示すデー
タ配列に戻すためのものである。

デイインタリーブ用メモリ５４の出力に結合さ
れたCRCチエツク回路５５は、誤り検出回路で
あつて伝送されてきた信号を発生多項式で割算
し、割り切れれば誤りなし、割り切れなければ誤
りありとする回路である。従つて、第９図に示す
各データブロツクの各行単位でCRCチエツクが
行われる。そしてCRCチエツクの結果は、誤り
訂正回路５８と補正回路６０とに送られる。

CRCチエツク回路５５の出力に結合された垂
直パリテイチエツク用メモリ５６には、CRCチ
エツクの結果とは無関係にデータが順次に送り込
まれ、メモリＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに分配され
て書き込まれる。即ちメモリＡには第７図のＡ
行、メモリＢには第７図のＢ行、メモリＣには第
７図のＣ行、メモリＤには第７図のＤ行、メモリ
Ｅには第７図のＥ行、メモリＦには第７図のＦ行
のデータが順次に書き込まれる。勿論別のデータ
ブロツクにおいても同様に書き込まれる。

メモリ５６の出力に結合された垂直パリテイチ
エツク回路５７は、メモリＡ，Ｂ，Ｃ，Ｄ，Ｅか
ら読み出されたビツトに基づくパリテイビツト
と、メモリＦから読み出された記録系で予め発生
させたパリテイビツトとを比較し、垂直パリテイ
エラーがあるかどうか判断する回路である。第７
図を参照して垂直パリテイチエツクを更に詳しく
述べると、例えば第１列のデータ１A₁，１B₁，
１C₁，１D₁，１E₁の各ビツトのパリテイビツト
と記録時に決定した垂直パリテイデータ１F₁の
パリテイビツトとの一致を判断し、一致しない場
合は垂直パリテイエラーとし、一致する場合エラ
ーなしとする。尚垂直パリテイチエツク結果は、
誤り訂正回路５８に送られる。

垂直パリテイチエツク回路５７の出力に結合さ
れた誤り訂正回路５８にはパリテイチエツクの結
果に関係なく、メモリＡ〜ＥのPCMデータが５
本の出力ラインで送り込まれる。誤り訂正回路５
８におけるデータの配列は第６図に示す通りであ
る。データで考えると５行４列のデータブロツク
であり、ビツトで考えると５×48ビツトのビツト
ブロツクである。この誤り訂正回路５８はCRC
チエツク回路５５から同一データブロツクで１行
のみが誤りであることが知られたときにのみ誤り
を訂正する。２行以上に誤りがある場合には訂正
不可能である。誤り訂正動作を更に詳しく述べる
と、垂直パリテイチエツク回路５７で第６図に示
すデータブロツクの垂直パリテイチエツクを左か
ら右に向つて順次に48回行う。このように垂直パ
リテイチエツクを行つて、パリテイエラーが検出
されると、CRCチエツク回路５５でCRCエラー
と判定されている行のビツトを反転させ、正しい
ビツトにする。例えば、第６図のデータブロツク
のＢ行がCRCエラーであると検出され、また第
１列のデータの第１番目の垂直ビツト列がパリテ
イエラーであることが検出されると、Ｂ行と第１
列の交差点データ１B₁の第１番目のビツトが誤
りであることが判明するので、もし“０”であれ
ば“１”に反転し、“１”であれば“０”に反転
し、正しいビツトにする。この誤り訂正回路５８
はCRCエラーが１行で、12ビツト以下のパリテ
イエラーであれば、100％訂正することが可能で
あり、パリテイエラーが13ビツトなら99.95％訂
正可能であり、パリテイエラーが14ビツト以上な
ら99.975％訂正可能である。

誤り訂正回路５８の５本の出力ラインに結合さ
れた直列−並列変換器５９は、第６図のデータ配
列を第５図のデータ配列にすると共に、各データ
を12ビツトの並列形式で出力させるものである。
従つてこの変換器５９には12本の出力ラインが設
けられ、12ビツト１ワード単位でデータが出力さ
れ、次段の補正回路６０に入力する。補正回路６
０は補正指令回路６６にて２行以上のCRCエラ
ーが検出されたときに働く。補正指令回路６６は
CRCチエツク回路５５に結合され、CRCチエツ
クによつて２行以上のCRCエラーが発生したこ
とを検出し、補正回路６０を動作させるものであ
る。補正回路６０においては、CRCチエツクで
エラーとみなされた行の全部のデータが補正処理
される。尚時分割で４チヤンネルの補正処理がな
される。さた各チヤンネルで連続してエラーが発
生していない場合には平均値時間によつて補正さ
れ、連続してエラーが発生しているときには前値
ホールドで補正される。平均値補間はエラーデー
タ前のデータとエラーデータ後のデータとを使用
してその平均値を求め、これをエラーデータの部
分に使用する公知の方法でなされ、また前値ホー
ルドはエラーデータ直前のデータを保持する公知
の方法でなされる。しかし、本実施例ではインタ
リーブされているので、データが連続してエラー
になる確率は極めて低く、殆んど補間によつて補
正することができる。

補正されたPCM信号列は４つのデジタル・ア
ナログ変換器６１に送られ、ここで各チヤンネル
のアナログ信号に変換される。即ち第２図に示し
たようなアナログ信号に復元され、第１、第２、
第３、第４の出力端子６２，６３，６４，６５か
ら出力される。尚タイミングパルス発生器５３か
らは種々のタイミングパルスが発生し、時間軸伸
長用メモリ５１、デイインタリーブ用メモリ５
４、CRCチエツク回路５５、メモリ５６、パリ
テイチエツク回路５７、誤り訂正回路５８、直列
−並列変換器５９、補正回路６０、デジタル・ア
ナログ変換器６１に付与される。

次に第１６図の分離回路５０を第１７図にて更
に詳しく説明する。VTR４４から得られる複合
PCM信号が入力端子６７に入力されると、ここ
に結合されたクランプ回路６８にて同期信号の
V₀レベルを基準にクランプされる。クランプ回
路６８の出力ラインには第１、第２、及び第３の
比較器６９，７０，７１が接続され、更にサンプ
ルホールド回路７２が接続されている。

サンプルホールド回路７２は、単安定マルチバ
イブレータ７３の出力パルスで決定されたτ期間
にスライスレベル信号をサンプルし、且つホール
ドする回路である。前の周期でサンプルホールド
された基準スライスレベルは1/3減衰器７４に1/3
に減衰され、これが第２比較器７０の基準レベル
となる。サンプルホールドされたレベルがL₂＝
0.45ボルトであつたとすれば、L₁＝0.15ボルトが
比較器７０の基準レベルとなる。一方クランプ回
路６８からは第１８図Ａに示す如き波形が出力さ
れ、第２の比較器７０の一方の入力となつている
ので、比較基準レベルL₁が第１８図Ａに示す位
置に設定された状態となり、第２の比較器７０の
出力ラインに第１８図Ｂに示すように同期信号が
得られる。第２の比較器７０の出力ラインにはロ
ーパスフイルタ７５も接続されているので、第１
８図Ｃに示すように垂直同期信号が分離される。
単安定マルチバイブレータ７３は垂直同期信号の
後縁でトリガされるように構成されているので、
第１８図Ｄに示す如く単安定マルチバイブレータ
７３からはt₁〜t₂のτ期間のパルスが発生し、こ
の期間に伝送されているスライスレベル信号をサ
ンプルホールドし、古い信号との入れ替えが行わ
れる。このようにして垂直同期パルスの直後のス
ライスレベル信号によつて決定された例えばL₂
＝0.45ボルトの信号は、第１の比較器６９の基準
スライスレベルL₂として入力する。第１の比較
器６９のもう一方の入力としては第１８図Ａの波
形が付与され、データレベルは約0.6ボルトであ
るから、0.45ボルトの基準スライスレベルL₂によ
つてスライスすることが可能になり、アドレス信
号及びデータ信号が基準スライスレベルL₂より
大きいときに高レベル出力、小さいときに低レベ
ル出力が得られる。このとき、基準スライスレベ
ルL₂は再生側における同期又はデータ信号に基
づいて決定せず、予め記録されている基準スライ
スレベル信号３８に基づいて決定されるので、デ
ータ信号の中間に設定することが容易となり、デ
ータの読み取りを正確に行うことが可能になる。
第１９図はスライスレベルの変動とデータの読み
取りとの関係を示すものであり、第１９図Ａに示
すデータ波形の略中央に実線で示す如く基準スラ
イスレベルL₂があると、比較器６９の出力も第
１９図Ｂの実線のようになり、“１”と“０”の
繰返し信号のときにはデユテイ比50％の波形とな
る。そして読み取りクロツク信号が第１９図Ｃの
実線で示す場合には勿論読み取り可能であると共
に、点線で示すようにクロツク信号がずれても読
み取りが可能である。これに対して、従来の方法
でスライスレベルを決定すると、トランジスタ回
路のベース・エミツタ間のドロツプ等で、再生波
形におけるデータと同期信号の比率が変化し、デ
ータの略中央にスライスレベルを設けることが出
来ず、第１９図Ａで点線で示す位置にスライスレ
ベルL′₂が生じたとすれば、比較器６９の出力が
第１９図Ｂの点線で示す波形となり、もしクロツ
ク信号が第１９図Ｃの点線で示すようにずれる
と、データを読み取ることが不可能になる。

再び第１７図の説明に戻り、サンプルホールド
回路７２の出力は1.77倍回路７６にも結合され、
ここで1.77倍されることによつて第１８図Ａに示
す白レベル信号４０のスライスレベルL₃＝0.8ボ
ルトが形成され、第３の比較例７１の基準入力と
なる。これにより、第３の比較器７１からは白レ
ベル信号のみが検出される。そして、この白レベ
ル信号は奇数フイールドと偶数フイールドとの判
定及び垂直ブラツキング期間の決定に利用され
る。

次に第２０図に示す再同期型書き込みアドレス
回路５２を説明する。入力ライン７７には分離回
路５０から得られるアドレス信号＋データ信号が
送られてくる。即ち第１７図の第１の比較器６９
の出力が送られてくる。このライン７７は４ビツ
トシフトレジスタ７８の入力端子に結合されてい
るので、シフトレジスタ７８は４ビツトのアドレ
ス信号に対応した信号を出力する。即ち、タイミ
ングパルス発生器７９が基準発振器９の出力に基
づいて、タイミングパルスを発生し、このタイミ
ングパルスがシフトレジスタ７８のクロツク端子
に付与されると、水平同期パルス後の第１番目の
クロツクでアドレス信号の第１番目のビツトが読
み込まれ、第２番目のクロツクでアドレス信号の
第２番目のビツト、同様に第３及び第４番目のク
ロツクで第３及び第４番目のビツトが読み込まれ
る。シフトレジスタ７８に読み込まれたアドレス
信号は４本の出力ライン８０にて保持回路８１に
送られ、ここで一時保持される。また第１のデジ
タル比較器８２、第２のデジタル比較器８３、再
同期アドレス信号発生用のプリセツトカウンタ８
４にも検出アドレス信号が送られる。

ライン８４′は分離回路５０からの同期信号を
伝送するものであり、第１７図の第２の比較器７
０の出力に結合されるものである。このライン８
４′に得られる同期信号は微分回路８５にて微分
され、ANDゲート８６に入力すると共に、単安
定マルチバイブレータ８７にトリガ信号として入
力する。単安定マルチバイブレータ８７はτ＝
0.98Hに設定され、その出力はANDゲート８６の
もう一方の入力となつているので、ANDゲート
８６からはノイズが除去され、且つ同期信号に同
期したパルスが発生し、ラツチ即ち保持回路８１
を制御する。保持回路８１は、ANDゲート８６
からパルスを受け取る毎に水平アドレス信号を記
憶する。保持回路８１の出力には＋１回路８８が
設けられ、保持しているアドレス信号よりも１だ
け大きいアドレス信号が出力され、これが第１の
デジタル比較器８２に入力する。

第１のデジタル比較器８２はシフトレジスタ７
８から現在発生している４ビツトのアドレス信号
と、1H前にシフトレジスタ７８から発生したア
ドレス信号に＋１回路で＋１したアドレス信号と
をデジタル比較し、一致していたら、高レベル出
力を送出する。もし、編集又はドロツプアウトで
時間軸のジヤンプが生じ、水平アドレス信号の欠
落が生じると、第１のデジタル比較器８２から一
致出力を得ることが不可能になる。

ライン８９は白レベル信号伝送ラインであり、
第１７図の第３の比較器７１の出力に結合される
ものである。このライン８９の白レベル信号をロ
ーパスフイルタ９０を通すと垂直ブランキング期
間に対応した信号を得ることが可能になり、この
期間でカウンタ８４はリセツトされ、垂直ブラン
キング期間終了後からカウントを開始する。即ち
第１２図Ａのデータ区間T₄において発生する同
期信号に基づいてカウントを開始する。このため
にクロツク端子CKにはANDゲート８６の出力が
結合されている。ANDゲート８６から同期パル
スを受けるとカウンタ８４からは〔0000〕、
〔0001〕の４ビツトの形式でカウント出力が発生
し、第２のデジタル比較器８３の入力となる。ま
たライン９１にてメモリ５１の書き込みアドレス
信号として使用される。尚メモリ５１の書き込み
アドレス信号はカウンタ８４の出力のみでは不充
分であるので、タイミングパス発生器７９の出力
も利用される。ところで、編集等でアドレス信号
が欠落していなければ、カウンタ８４によつてカ
ウントした水平走査期間数（Ｈ数）とシフトレジ
スタ７８で検出したアドレス信号とは一致するは
ずであるから、第２のデジタル比較器８３から高
レベルの一致出力が得られる。そして、この高レ
ベル信号はインバータ９２で反転されて低レベル
信号となり、ANDゲート９３の入力となる。
ANDゲート９３には第１のデジタル比較器８２
の高レベル出力も入力されるので、その出力は低
レベルとなり、ANDゲート９３の出力に結合さ
れたシフトレジスタ９４は動作しない。従つて、
シフトレジスタ９４の３本の出力ラインは低レベ
ルであり、３本の出力ラインが接続されたAND
ゲート９５の出力も低レベルである。このため、
カウンタ８４のプリセツト端子L₀には信号が付
与されず、シフトレジスタ７８の出力に無関係に
カウンタ８４はクロツク端子CKに付与される同
期パルスをカウントし続ける。

ところが、第１２図Ａのデータ区間における例
えば9H〜15Hの範囲での編集によつて例えば1H
欠落すると、第１のデジタル比較器２８の両入力
が一致しなくなり、この比較器８２の出力は低レ
ベルとなる。しかし、1Hの時間軸ジヤンプ即ち
欠落部分が通過した時点から1H後（時間軸ジヤ
ンプ開始点からは2H後）になると比較器８２の
両入力が再び一致するので、その出力は高レベル
になる。これに対して、第２のデジタル比較器８
３の両入力は1H欠落による時間軸ジヤンプ開始
点から不一致になり、その出力は低レベルにな
り、インバータ９２の出力は高レベルになる。そ
してこの状態はカウンタ８４の出力が修正される
まで続く。このため、第１のデジタル比較器８２
の出力が低レベルから高レベルに反転した時点か
らANDゲート９３の出力が高レベルとなり、シ
フトレジスタ９４のクロツク端子CKにANDゲー
ト８６からクロツク信号が入る毎にシフトレジス
タ９４が動作し、３つのクロツクパルスが入力す
る期間（3H）に渡つてANDゲート９３の出力が
高レベルに保たれていると、シフトレジスタ９４
の３本の出力ラインがすべて高レベルになり、
ANDゲート９５から高レベル信号が発生し、こ
れがプリセツト端子L₀に付与され、カウンタ８
４はシフトレジスタ７８の出力ライン８０からそ
の入力端子INに付与されるアドレス信号にセツ
トされ、このセツトされたアドレス信号に継続し
てカウントを行う。このため、ライン９１からは
データに対応した正しいアドレス信号が発生し、
このアドレス信号に同期したデータの書き込みが
行われる。カウンタ８４がプリセツトされて動作
を開始すると、比較器８３の両入力も一致し、そ
の出力は高レベルになり、ANDゲート９３の出
力は低レベルに反転する。結局1H欠落の場合に
は5H後に正常アドレスになる。もし、1H欠落が
編集のために生じた場合には、1H欠落点前の
CRC符号は1H欠落点後のCRC符号と異なるの
で、CRCチエツク回路５５で当然エラーデータ
と判定され、垂直ブランキング期間から再同期時
点までのデータは使用されない。またドロツプア
ウトによつて1H欠落した場合には欠落時点から
再同期時点までの例えば5Hで誤まつたアドレス
指定がされているので、当然エラーデータとな
り、後段のCRCチエツク回路５５でエラーと判
定され、使用されない。

上述の如くこの方式では水平アドレス信号が記
録された磁気テープから、データと共にアドレス
信号を検出し、また時間軸ジヤンプを検出し、時
間軸ジヤンプが生じたときにはアドレス信号に同
期させてメモリの書き込みをなすので、編集等で
時間軸ジヤンプが生じても同期乱れのない状態で
信号処理を行うことが可能である。またプリセツ
トカウンタ８４を使用し、再同期はアドレス信号
によるプリセツトで行つているので、比較的容易
に達成されている。また比較器８２に現在のアド
レス信号と現在のアドレス信号より1H前のアド
レス信号に＋1Hした信号とを入力させて時間軸
ジヤンプの検出を行うので、正確且つ容易に検出
することができる。

以上、本発明の１実施例について述べたが、本
発明は上述の実施例に限定されるものではなく、
更に変形可能なものである。例えば、第１２図Ａ
及びＢに示すようなテレビジヨン形式のPCM信
号を電波で送り、これを受信してVTRで記録し
てもよい。また実施例では垂直パリテイビツトを
先に付加してＦ行を形成し、Ｆ行にもCRC符号
を付したが、CRC符号を先に付し、次に垂直パ
リテイビツトを付してもよい。この場合は第８図
の１F₅が垂直パリテイビツトとなる。またこの
場合には再生系でCRCチエツクを先に行い、次
いで垂直パリテイチエツクを行う。またCRCチ
エツクと垂直パリテイチエツクとに基づいて誤り
を訂正した後、再びCRCチエツクを行い、誤り
があつた場合に補間又は前値ホールドでエラーデ
ータを補正するようにしてもよい。

また、同一データを２回記録することによつて
ドロツプアウトによるエラーを低減させるように
してもよい。

【図面の簡単な説明】

図面は本発明の１実施例に係わるPCM記録再
生方式を示すものであつて、第１図は記録装置の
ブロツク図、第２図は第１図の入力端子に供給す
るアナログ信号の説明的波形図、第３図は第２図
のアナログ信号をサンプルホールドした状態を説
明的に示す波形図、第４図は第１図のアナログ・
デジタル変換器の出力を説明的に示すタイムチヤ
ート、第５図は第１図の並列−直列変換器の出力
を説明的に示すタイムチヤート、第６図は第１図
の垂直パリテイ用メモリにおけるデータの配列を
説明的に示す配置図、第７図は垂直パリテイビツ
トを付加した状態を説明的に示す配置図、第８図
はCRC符号を付した後のデータ配列を説明的に
示す配置図、第９図はデータブロツク及びその中
でのデータ配列を説明的に示す配置図、第１０図
は第１図のCRC符号付加回路の出力を説明的に
示すタイムチヤート、第１１図は第１図のインタ
リーブ用メモリの出力を説明的に示すタイムチヤ
ート、第１２図Ａは偶数フイールドの複合PCM
信号を示す波形図、第１２図Ｂは奇数フイールド
の複合PCM信号を示す波形図、第１３図は第１
２図Ａの一部を拡大して説明的に示す波形図、第
１４図は第１３図の一部を拡大して説明的に示す
波形図、第１５図は第１図のVTR内での波形の
変化を示すものであり第１５図ＡはAGC回路の
入力及び出力を説明的に示す波形図、第１５図Ｂ
はプリエンフアシス回路及びホワイト・クリツプ
回路の出力を示す波形図、第１５図Ｃは従来のホ
ワイト・クリツプ回路の出力を示す波形図、第１
６図は再生装置のブロツク図、第１７図は第１６
図の分離回路を示すブロツク図、第１８図は第１
７図のＡ〜Ｄ点の状態を示す波形図、第１９図は
データとスライスレベルとの関係及びクロツクと
の関係を示す波形図、第２０図は再同期型書き込
みアドレス回路を示すブロツク図である。尚図面に用いられている符号において、１６は
垂直パリテイ用メモリ、１７は垂直パリテイビツ
ト付加回路、１８はCRC用メモリ、１９はCRC
符号付加回路、２０はインタリーブ用メモリ、２
３は再同期信号発生回路、２５は白レベル信号発
生回路、２７はデータスライスレベル発生回路、
２８はVTR、２９はAGC回路、３０はプリエン
フアシス回路、３１はクランプ・ホワイトクリツ
プ回路、３８はスライスレベル信号、３９はデー
タ信号、４０は白レベル信号、４１は水平同期パ
ルス、４２は再同期用水平アドレス信号、４３は
白レベル信号、５０は分離回路、５２は再同期型
書き込みアドレス回路、５４はデイインタリーブ
用メモリ、５５はCRCチエツク回路、５６は垂
直パリテイチエツク用メモリ、５７は垂直パリテ
イチエツク回路、５８は誤り訂正回路、６０は補
正回路である。

Claims

【特許請求の範囲】１同期信号に区画されてPCM信号が配列され
ていると共に前記同期信号で区画された領域の位
置を示す再同期用アドレス信号が前記同期信号で
区画された領域に含まれている複合PCM信号を
伝送すること、伝送されてきた前記複合PCM信号を前記PCM
信号と前記同期信号と前記再同期用アドレス信号
とに分離すること、前記PCM信号をメモリに書き込み、しかる後
前記メモリから前記PCM信号を読み出すこと、前記メモリから読み出されたPCM信号に基づ
いて前記PCM信号に対応するアナログ信号を得
ること、分離された前記同期信号をカウンタで計数して
前記メモリに前記PCM信号を書き込むためのア
ドレス信号を形成すること、前記再同期用アドレス信号と前記カウンタから
得られる前記同期信号に基づくアドレス信号との
比較によつて同期乱れを検出すること、前記同期乱れが検出された時に前記カウンタの
出力を前記再同期用アドレス信号に変更し、以後
前記再同期用アドレス信号に継続したカウント出
力を前記同期信号に基づいて発生させ、このカウ
ント出力を前記PCM信号の書き込みアドレス信
号として前記メモリに与えることを特徴とするPCM信号処理方法。２前記複合PCM信号を伝送することは、ビデ
オテープレコーダを使用して複合PCM信号を記
録再生し、複合PCM信号を伝送することである
特許請求の範囲第１項記載のPCM信号処理方
法。３前記複合PCM信号はテレビジヨン信号と同
様に垂直同期パルス、等価パルス、水平同期パル
スを含むテレビジヨン信号形式の信号であり、前
記PCM信号及び前記再同期アドレス信号は前記
水平同期パルス間に配置された信号である特許請
求の範囲第１項記載のPCM信号処理方法。４前記カウンタはプリセツトカウンタであり、
該プリセツトカウンタはPCM信号が含まれてい
る区間の水平同期パルスに応答してカウントする
と共に、前記同期乱れの検出に応答して前記再同
期用アドレス信号にプリセツトされるものである
特許請求の範囲第３項記載のPCM信号処理方
法。