JPH0157495B2 - - Google Patents
Info
- Publication number
- JPH0157495B2 JPH0157495B2 JP55150991A JP15099180A JPH0157495B2 JP H0157495 B2 JPH0157495 B2 JP H0157495B2 JP 55150991 A JP55150991 A JP 55150991A JP 15099180 A JP15099180 A JP 15099180A JP H0157495 B2 JPH0157495 B2 JP H0157495B2
- Authority
- JP
- Japan
- Prior art keywords
- nitride film
- silicon nitride
- wiring layer
- etched
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半
導体基板上に形成されるシリコン酸化膜層または
配線層からなる被加工物質の加工方法を改良した
半導体装置の製造方法に関する。
導体基板上に形成されるシリコン酸化膜層または
配線層からなる被加工物質の加工方法を改良した
半導体装置の製造方法に関する。
近年、半導体装置の高密度化、高集積化に伴な
つて多層配線構造が多用されている。多層配線を
実現するには、段差部における配線層の段切れ等
を防止することが、一つの重要な課題となつてい
る。
つて多層配線構造が多用されている。多層配線を
実現するには、段差部における配線層の段切れ等
を防止することが、一つの重要な課題となつてい
る。
一方、微細加工技術の発展に伴ない、エツチン
グ技術は液体を使用する湿式プロセスからプラズ
マを利用してエツチングする乾式プロセスに移行
している。特に近年は、段差部、例えばコンタク
トホール、スルーホール、金属配線層部分に乾式
プロセスによる加工方法が用いられている。この
方法によれば、エツチング時にマスク寸法と同一
寸法の、いわゆるアンダーカツトの無い加工が可
能になるため、微細加工が非常に容易になつて来
た。
グ技術は液体を使用する湿式プロセスからプラズ
マを利用してエツチングする乾式プロセスに移行
している。特に近年は、段差部、例えばコンタク
トホール、スルーホール、金属配線層部分に乾式
プロセスによる加工方法が用いられている。この
方法によれば、エツチング時にマスク寸法と同一
寸法の、いわゆるアンダーカツトの無い加工が可
能になるため、微細加工が非常に容易になつて来
た。
この方法によりコンタクトホールと配線層を形
成する半導体装置の製造工程を第１図に示す。同
図ａは半導体基板１１に拡散層等の能動領域１２
を設けた後、絶縁物層１３にレジストをマスクに
してコンタクトホール１４を乾式エツチング方法
によつて形成した状態を示している。このコンタ
クトホール１４は、側面が図に示されているよう
に、垂直に切り立つた形状となる。従つて、第１
図ｂに示すように、第１層目の金属配線層１５を
蒸着またはスパツタ法によつて被着形成した場
合、コンタクトホール１４の側面部には金属が被
着されず、いわゆる“段切れ”と呼ばれる現象が
生じる。この対策として、基板を加熱しながら金
属配線層を蒸着することによつて、被着金属原子
の移動度を上げて、コンタクトホールの側面部に
も充分金属が被着されるようにする方法がある。
しかしこの方法は配線層表面の凹凸が激しくなり
易く、微細加工には不適である。
成する半導体装置の製造工程を第１図に示す。同
図ａは半導体基板１１に拡散層等の能動領域１２
を設けた後、絶縁物層１３にレジストをマスクに
してコンタクトホール１４を乾式エツチング方法
によつて形成した状態を示している。このコンタ
クトホール１４は、側面が図に示されているよう
に、垂直に切り立つた形状となる。従つて、第１
図ｂに示すように、第１層目の金属配線層１５を
蒸着またはスパツタ法によつて被着形成した場
合、コンタクトホール１４の側面部には金属が被
着されず、いわゆる“段切れ”と呼ばれる現象が
生じる。この対策として、基板を加熱しながら金
属配線層を蒸着することによつて、被着金属原子
の移動度を上げて、コンタクトホールの側面部に
も充分金属が被着されるようにする方法がある。
しかしこの方法は配線層表面の凹凸が激しくなり
易く、微細加工には不適である。
このような配線層の段切れは、コンタクトホー
ル上でのみならず、多層配線における層間絶縁物
層に設けられたスルーホール上の配線層、あるい
は下層配線層の不連続部上の上層配線層において
も同様に起り易い。
ル上でのみならず、多層配線における層間絶縁物
層に設けられたスルーホール上の配線層、あるい
は下層配線層の不連続部上の上層配線層において
も同様に起り易い。
本発明の目的は、乾式エツチングによつてコン
タクトホールやスルーホールを形成する場合、そ
の上の配線層に段切れが生じることのない半導体
装置の製造方法を提供するにある。
タクトホールやスルーホールを形成する場合、そ
の上の配線層に段切れが生じることのない半導体
装置の製造方法を提供するにある。
発明者らは乾式エツチング技術について種々研
究した結果、特にシリコン窒化膜は、水素を含む
炭素のハロゲン化合物を用いた反応性イオンエツ
チング法によりレジストをマスクにしてエツチン
グした場合、その側面に60゜〜80゜のテーパが形成
されることを見出した。例えばCF4ガスにH2ガス
を添加し、圧力0.01Torr、周波数13.56MHzの高
周波を0.25W／cm2印加して、プラズマCVD法で
生成したシリコン窒化膜をエツチングした場合に
は、H2ガスを20％以上、たとえば26％にしたと
きには60〜70゜のテーパがシリコン窒化膜の側面
に形成される。
究した結果、特にシリコン窒化膜は、水素を含む
炭素のハロゲン化合物を用いた反応性イオンエツ
チング法によりレジストをマスクにしてエツチン
グした場合、その側面に60゜〜80゜のテーパが形成
されることを見出した。例えばCF4ガスにH2ガス
を添加し、圧力0.01Torr、周波数13.56MHzの高
周波を0.25W／cm2印加して、プラズマCVD法で
生成したシリコン窒化膜をエツチングした場合に
は、H2ガスを20％以上、たとえば26％にしたと
きには60〜70゜のテーパがシリコン窒化膜の側面
に形成される。
このようにして側面にテーパが形成されたシリ
コン窒化膜をマスクとして、たとえばシリコン酸
化膜層からなる被加工物質にシリコン窒化膜もエ
ツチングされるような条件下でコンタクトホール
等を形成すると、コンタクトホール等の側面にも
自動的にテーパが形成されるため、その上に形成
される配線層に段切れが起ることはなくなる。
コン窒化膜をマスクとして、たとえばシリコン酸
化膜層からなる被加工物質にシリコン窒化膜もエ
ツチングされるような条件下でコンタクトホール
等を形成すると、コンタクトホール等の側面にも
自動的にテーパが形成されるため、その上に形成
される配線層に段切れが起ることはなくなる。
以下、本発明の実施例を図面を参照して説明す
る。
る。
実施例 １
まず、第２図ａに示すように、ダイオードやト
ランジスタ等の能動領域２２が形成された半導体
基板２１上に第１の絶縁物層、例えばシリコン酸
化膜２３を全面に被着した後、続いてシリコン窒
化膜２４を例えばSiH4、NH3を用いたプラズマ
CVD法により形成する。次に、第２図ｂのごと
く、レジスト２５をマスクとして対向電極構造の
反応性イオンエツチング法によりCF425c.c.／min、
H29c.c.／min全体の流量に対して26％のH2ガス流
量、圧力0.01Torr、高周波出力0.25W／cm2でシリ
コン窒化膜２４をエツチングする。この工程によ
りシリコン窒化膜２４に形成されたコンタクトホ
ール２６の側面には60゜〜70゜のテーパが形成され
る。次に、レジスト２５を除去した後、更に乾式
エツチングを行なう。この時シリコン酸化膜２３
のみならず窒化膜２４もエツチングされる条件、
例えばCF4、H2混合ガス中でエツチングを行なえ
ば、シリコン窒化膜２４にテーパが形成されてい
るため、第２図ｃに示すようにエツチングの進行
に伴つて、シリコン窒化膜２４に形成されたコン
タクトホール２６が拡がり、従つて通常のレジス
トマスクでのエツチングではテーパがされないシ
リコン酸化膜２３の側面にもテーパが形成された
コンタクトホール２６が形成できる。なお、第２
図ｃではシリコン酸化膜２３のエツチング終了時
にシリコン窒化膜２４が薄く残つているが、エツ
チング条件によつてはシリコン窒化膜２４が完全
に無くなるようにすることもできる。そして、次
に第２図ｄに示すようにAl等の配線層２７を形
成する。その場合コンタクトホール２６の側面に
テーパが形成されているために、この配線層２７
に段切れが生じることはない。上記実施例ではシ
リコン窒化膜２４を加工後レジスト２５を除去し
たが、このレジスト２５を残したままでシリコン
酸化膜２３をエツチングしてもよい。
ランジスタ等の能動領域２２が形成された半導体
基板２１上に第１の絶縁物層、例えばシリコン酸
化膜２３を全面に被着した後、続いてシリコン窒
化膜２４を例えばSiH4、NH3を用いたプラズマ
CVD法により形成する。次に、第２図ｂのごと
く、レジスト２５をマスクとして対向電極構造の
反応性イオンエツチング法によりCF425c.c.／min、
H29c.c.／min全体の流量に対して26％のH2ガス流
量、圧力0.01Torr、高周波出力0.25W／cm2でシリ
コン窒化膜２４をエツチングする。この工程によ
りシリコン窒化膜２４に形成されたコンタクトホ
ール２６の側面には60゜〜70゜のテーパが形成され
る。次に、レジスト２５を除去した後、更に乾式
エツチングを行なう。この時シリコン酸化膜２３
のみならず窒化膜２４もエツチングされる条件、
例えばCF4、H2混合ガス中でエツチングを行なえ
ば、シリコン窒化膜２４にテーパが形成されてい
るため、第２図ｃに示すようにエツチングの進行
に伴つて、シリコン窒化膜２４に形成されたコン
タクトホール２６が拡がり、従つて通常のレジス
トマスクでのエツチングではテーパがされないシ
リコン酸化膜２３の側面にもテーパが形成された
コンタクトホール２６が形成できる。なお、第２
図ｃではシリコン酸化膜２３のエツチング終了時
にシリコン窒化膜２４が薄く残つているが、エツ
チング条件によつてはシリコン窒化膜２４が完全
に無くなるようにすることもできる。そして、次
に第２図ｄに示すようにAl等の配線層２７を形
成する。その場合コンタクトホール２６の側面に
テーパが形成されているために、この配線層２７
に段切れが生じることはない。上記実施例ではシ
リコン窒化膜２４を加工後レジスト２５を除去し
たが、このレジスト２５を残したままでシリコン
酸化膜２３をエツチングしてもよい。
実施例 ２
この実施例は多層配線構造におけるスルーホー
ルの加工に本発明を適用したものである。まず、
第３図ａに示すように半導体基板３１上に絶縁物
層３２を形成し、その上に第１層目の配線層３３
を形成する。次いで第３図ｂに示すように層間絶
縁物層として例えばシリコン酸化膜３４を、続い
てシリコン窒化膜３５を被着形成する。次に第３
図ｃに示すように、レジスト３６をマスクとして
シリコン窒化膜３５の所定の領域にスルーホール
加工のための穴３７を設ける。続いて第３図ｄに
示すようにレジスト３６を除去した後、乾式エツ
チングを行えば実施例１と同様、層間絶縁層であ
るシリコン酸化膜３４に側面がテーパ状のスルー
ホール３７が形成される。そして、この上に第３
図ｅに示すように第２層目の配線層３８を形成す
る。この場合、第２層目の配線層３８に断切れは
生じない。
ルの加工に本発明を適用したものである。まず、
第３図ａに示すように半導体基板３１上に絶縁物
層３２を形成し、その上に第１層目の配線層３３
を形成する。次いで第３図ｂに示すように層間絶
縁物層として例えばシリコン酸化膜３４を、続い
てシリコン窒化膜３５を被着形成する。次に第３
図ｃに示すように、レジスト３６をマスクとして
シリコン窒化膜３５の所定の領域にスルーホール
加工のための穴３７を設ける。続いて第３図ｄに
示すようにレジスト３６を除去した後、乾式エツ
チングを行えば実施例１と同様、層間絶縁層であ
るシリコン酸化膜３４に側面がテーパ状のスルー
ホール３７が形成される。そして、この上に第３
図ｅに示すように第２層目の配線層３８を形成す
る。この場合、第２層目の配線層３８に断切れは
生じない。
実施例 ３
この実施例は配線自体の加工に本発明を適用し
たものであり、加工端面をテーパ状にしようとす
るものである。まず、第４図ａに示すように、半
導体基板４１上に絶縁物層４２を介して第１層目
の配線層４３（例えばpoly Si、Alなど）を形成
する。次いで第４図ｂに示すように全面にシリコ
ン窒化膜４４を形成し、さらに第４図ｃに示すよ
うにレジスト４５をマスクとしてシリコン窒化膜
４４を所定の配線パターンにエツチングし、例え
ばスリツト４６を形成する。この時シリコン窒化
膜４４は、実施例１、２と同様にその端面がテー
パ状となるように乾式エツチングで形成できる。
しかる後にこのシリコン窒化膜４４をマスクとし
て配線層４３を例えばpoly Siの場合はCF4系、
Alの場合はCCl4系のガスで、エツチングすれば、
第４図ｄのように配線層４３の端面はテーパ状に
加工される。従つて、次に第４図ｅに示すように
層間絶縁物層４７を被覆した後、その上に第２層
目の配線層４８を形成した場合、この配線層４８
には段切れが生じなくなる。
たものであり、加工端面をテーパ状にしようとす
るものである。まず、第４図ａに示すように、半
導体基板４１上に絶縁物層４２を介して第１層目
の配線層４３（例えばpoly Si、Alなど）を形成
する。次いで第４図ｂに示すように全面にシリコ
ン窒化膜４４を形成し、さらに第４図ｃに示すよ
うにレジスト４５をマスクとしてシリコン窒化膜
４４を所定の配線パターンにエツチングし、例え
ばスリツト４６を形成する。この時シリコン窒化
膜４４は、実施例１、２と同様にその端面がテー
パ状となるように乾式エツチングで形成できる。
しかる後にこのシリコン窒化膜４４をマスクとし
て配線層４３を例えばpoly Siの場合はCF4系、
Alの場合はCCl4系のガスで、エツチングすれば、
第４図ｄのように配線層４３の端面はテーパ状に
加工される。従つて、次に第４図ｅに示すように
層間絶縁物層４７を被覆した後、その上に第２層
目の配線層４８を形成した場合、この配線層４８
には段切れが生じなくなる。
なお、以上の実施例においては、シリコン窒化
膜をテーパ状に加工する方法としてCF4ガスとH2
ガスの混合ガスを用いた反応性イオンエツチング
法を用いた場合について説明したが、その他
C2F6、C3F8等の他のＣ―Ｆ結合を含むものを用
いることもできる。すなわち、C2F6：H2＝25
c.c.／min：９c.c.／min、他の条件を実施例１と同
じにして50〜60゜のテーパー角を付けることがで
き、またC3F8：H2＝25c.c.／min：９c.c.／min、他
の条件を実施例１と同じにして40〜50゜のテーパ
角を付けることができる。
膜をテーパ状に加工する方法としてCF4ガスとH2
ガスの混合ガスを用いた反応性イオンエツチング
法を用いた場合について説明したが、その他
C2F6、C3F8等の他のＣ―Ｆ結合を含むものを用
いることもできる。すなわち、C2F6：H2＝25
c.c.／min：９c.c.／min、他の条件を実施例１と同
じにして50〜60゜のテーパー角を付けることがで
き、またC3F8：H2＝25c.c.／min：９c.c.／min、他
の条件を実施例１と同じにして40〜50゜のテーパ
角を付けることができる。
以上、詳述したように、本発明によればシリコ
ン窒化膜をＣ―Ｆ結合および水素を含むガスを用
いた反応性イオンエツチングにより選択的にエツ
チング加工したものをマスクとして被加工物質で
あるシリコン酸化膜層または配線層を選択的にエ
ツチングすることによつてコンタクトホール、ス
ルーホールあるいは配線層の側面をテーパ状に加
工することができるので、それらの上に形成され
る配線層の段切れが防止でき、もつて信頼性の高
い多層配線構造を実現する半導体装置の製造方法
を提供できるものである。
ン窒化膜をＣ―Ｆ結合および水素を含むガスを用
いた反応性イオンエツチングにより選択的にエツ
チング加工したものをマスクとして被加工物質で
あるシリコン酸化膜層または配線層を選択的にエ
ツチングすることによつてコンタクトホール、ス
ルーホールあるいは配線層の側面をテーパ状に加
工することができるので、それらの上に形成され
る配線層の段切れが防止でき、もつて信頼性の高
い多層配線構造を実現する半導体装置の製造方法
を提供できるものである。
第１図は従来の半導体装置の製造方法を示す工
程図、第２図〜第４図それぞれは本発明の実施例
１〜３の工程図である。
程図、第２図〜第４図それぞれは本発明の実施例
１〜３の工程図である。
Claims (1)
- １ 半導体基板上に設けられたシリコン酸化膜層
または配線層からなる被加工物質上にシリコン窒
化膜を形成し、このシリコン窒化膜をCF4、
C2F6、C3F8の中から選ばれた一種および水素を
含むガスを用いた反応性イオンエツチング法によ
つてテーパ状側面を持つ形状にエツチングし、次
に上記シリコン窒化膜をマスクとして上記被加工
物質を上記シリコン窒化膜もエツチングされる条
件下で選択的にエツチングする工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150991A JPS5775429A (en) | 1980-10-28 | 1980-10-28 | Manufacture of semiconductor device |
| DE8181305009T DE3170633D1 (en) | 1980-10-28 | 1981-10-23 | Method of manufacturing a semiconductor device with an interconnection electrode layer |
| EP81305009A EP0050972B1 (en) | 1980-10-28 | 1981-10-23 | Method of manufacturing a semiconductor device with an interconnection electrode layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150991A JPS5775429A (en) | 1980-10-28 | 1980-10-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775429A JPS5775429A (en) | 1982-05-12 |
| JPH0157495B2 true JPH0157495B2 (ja) | 1989-12-06 |
Family
ID=15508889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55150991A Granted JPS5775429A (en) | 1980-10-28 | 1980-10-28 | Manufacture of semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0050972B1 (ja) |
| JP (1) | JPS5775429A (ja) |
| DE (1) | DE3170633D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213230B (it) * | 1984-10-23 | 1989-12-14 | Ates Componenti Elettron | Processo planox a becco ridotto per la formazione di componenti elettronici integrati. |
| US4714518A (en) * | 1987-01-14 | 1987-12-22 | Polaroid Corporation | Dual layer encapsulation coating for III-V semiconductor compounds |
| US4978420A (en) * | 1990-01-03 | 1990-12-18 | Hewlett-Packard Company | Single chamber via etch through a dual-layer dielectric |
| US5423945A (en) * | 1992-09-08 | 1995-06-13 | Applied Materials, Inc. | Selectivity for etching an oxide over a nitride |
| US5880036A (en) | 1992-06-15 | 1999-03-09 | Micron Technology, Inc. | Method for enhancing oxide to nitride selectivity through the use of independent heat control |
| DE4410747A1 (de) * | 1994-03-28 | 1995-10-05 | Siemens Ag | Verfahren und Einrichtung zum Entsorgen einer Lösung, die eine organische Säure enthält |
| US7547635B2 (en) * | 2002-06-14 | 2009-06-16 | Lam Research Corporation | Process for etching dielectric films with improved resist and/or etch profile characteristics |
| EP1557875A1 (en) | 2003-12-29 | 2005-07-27 | STMicroelectronics S.r.l. | Process for forming tapered trenches in a dielectric material |
| KR101155664B1 (ko) * | 2007-03-15 | 2012-06-13 | 삼성전자주식회사 | 화상형성장치 및 그 동력 단속 장치 |
| EP2819162B1 (en) | 2013-06-24 | 2020-06-17 | IMEC vzw | Method for producing contact areas on a semiconductor substrate |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1417085A (en) * | 1973-05-17 | 1975-12-10 | Standard Telephones Cables Ltd | Plasma etching |
| US3880684A (en) * | 1973-08-03 | 1975-04-29 | Mitsubishi Electric Corp | Process for preparing semiconductor |
| JPS5158071A (ja) * | 1974-11-18 | 1976-05-21 | Nichiden Varian Kk | Supatsutaetsuchinguho |
| DE2536718C3 (de) * | 1975-08-18 | 1978-04-27 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung geätzter Strukturen in Festkörperoberflächen durch Ionenätzung und Bestrahlungsmaske zur Verwendung in diesem Verfahren |
| NL7607298A (nl) * | 1976-07-02 | 1978-01-04 | Philips Nv | Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd volgens de werkwijze. |
| DE2862150D1 (en) * | 1977-10-06 | 1983-02-17 | Ibm | Method for reactive ion etching of an element |
| US4269654A (en) * | 1977-11-18 | 1981-05-26 | Rca Corporation | Silicon nitride and silicon oxide etchant |
-
1980
- 1980-10-28 JP JP55150991A patent/JPS5775429A/ja active Granted
-
1981
- 1981-10-23 EP EP81305009A patent/EP0050972B1/en not_active Expired
- 1981-10-23 DE DE8181305009T patent/DE3170633D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0050972A3 (en) | 1983-01-26 |
| DE3170633D1 (en) | 1985-06-27 |
| EP0050972B1 (en) | 1985-05-22 |
| EP0050972A2 (en) | 1982-05-05 |
| JPS5775429A (en) | 1982-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4377438A (en) | Method for producing semiconductor device | |
| US6153542A (en) | Method of manufacturing semiconductor devices | |
| JPH0157495B2 (ja) | ||
| US6319817B1 (en) | Method of forming viahole | |
| JPS63117423A (ja) | 二酸化シリコンのエツチング方法 | |
| JP2001077192A (ja) | 半導体装置およびその製造方法 | |
| JPS63188959A (ja) | 半導体装置およびその製造方法 | |
| KR20000076893A (ko) | 반도체장치 및 반도체장치의 제조방법 | |
| JPH02292826A (ja) | 半導体装置 | |
| JPH07130680A (ja) | 半導体装置の製造方法 | |
| KR100253578B1 (ko) | 반도체 장치의 평탄화층 제조방법 | |
| JPS59167021A (ja) | 半導体装置の製造方法 | |
| JP3301466B2 (ja) | 半導体装置の製造方法 | |
| JPH0265256A (ja) | 半導体装置の製造方法 | |
| JP3833603B2 (ja) | 半導体素子の製造方法 | |
| JP2674654B2 (ja) | 半導体装置の製造方法 | |
| US6183819B1 (en) | Method for processing a poly defect | |
| JP3413697B2 (ja) | 配線形成方法 | |
| JP2803345B2 (ja) | 半導体装置の製造方法 | |
| KR100347245B1 (ko) | 텅스텐플러그제조방법 | |
| JPH0273652A (ja) | 半導体装置の製造方法 | |
| JPH06244187A (ja) | 半導体装置の製造方法 | |
| JPH03239348A (ja) | 半導体装置及びその製造方法 | |
| JPH03297134A (ja) | パターン形成方法 | |
| JPS5850418B2 (ja) | ＳｉＯ↓２絶縁膜の形成方法 |