JPH0157525B2 - - Google Patents
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- JPH0157525B2 JPH0157525B2 JP13584283A JP13584283A JPH0157525B2 JP H0157525 B2 JPH0157525 B2 JP H0157525B2 JP 13584283 A JP13584283 A JP 13584283A JP 13584283 A JP13584283 A JP 13584283A JP H0157525 B2 JPH0157525 B2 JP H0157525B2
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- voltage
- circuit
- comparison
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- power supply
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- 229920006395 saturated elastomer Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
- H03F3/45089—Non-folded cascode stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電圧比較回路の入力段などに用いて
好適な差動増幅回路に関する。
好適な差動増幅回路に関する。
従来、差動増幅回路は、使用されるトランジス
タの数が多く、また、対をなすトランジスタは厳
密に平衡が保たれなければならないが、IC（集積
回路）化が容易であり、IC化することによつて、
もはやトランジスタの数は問題ではなく、対をな
すトランジスタの平衡性も極めて優れたものとな
り、このために、電圧比較回路など演算回路の入
力段として広く用いられている。
タの数が多く、また、対をなすトランジスタは厳
密に平衡が保たれなければならないが、IC（集積
回路）化が容易であり、IC化することによつて、
もはやトランジスタの数は問題ではなく、対をな
すトランジスタの平衡性も極めて優れたものとな
り、このために、電圧比較回路など演算回路の入
力段として広く用いられている。
また、従来、電圧比較回路に差動増幅回路を用
いた場合、動作速度に問題があつたが、差動増幅
回路に種々の改良が加えられ、演算回路に用いて
も、その動作速度を充分に高めることができるよ
うになつた。
いた場合、動作速度に問題があつたが、差動増幅
回路に種々の改良が加えられ、演算回路に用いて
も、その動作速度を充分に高めることができるよ
うになつた。
第１図は電圧比較回路を構成するかかる従来の
差動増幅回路一例を示す回路図であつて、１は電
圧比較回路、２は終段回路、３は出力端子、４は
定電流源、５は比較電圧源、６はバイアス電圧
源、７，８は負荷抵抗、９，１０，１１，１２は
トランジスタ、１３は電源電圧源、１４は増幅回
路、１５は入力端子、１６は抵抗、１７，１８は
ダイオードである。
差動増幅回路一例を示す回路図であつて、１は電
圧比較回路、２は終段回路、３は出力端子、４は
定電流源、５は比較電圧源、６はバイアス電圧
源、７，８は負荷抵抗、９，１０，１１，１２は
トランジスタ、１３は電源電圧源、１４は増幅回
路、１５は入力端子、１６は抵抗、１７，１８は
ダイオードである。
同図において、定電流源４、比較電圧源５、バ
イアス電圧源６、負荷抵抗７，８、トランジスタ
（以下、TRという）９，１０，１１，１２が電
圧比較回路１の入力段である差動増幅回路を構成
する。TR１１とTR１２のエミツタは共通の定
電流源４に接続され、TR１１のコレクタには
TR９のエミツタが、また、TR１２のコレクタ
にはTR１０のエミツタが接続されている。TR
９，１０のコレクタは夫々負荷抵抗７，８を介し
て電源電圧源１３に接続されている。すなわち、
TR９，１０はTR１１，１２にカスケード接続
されている。TR１１のベースには、入力端子１
５から前段の増幅回路１４で増幅された一方の入
力電圧Viが供給され、また、TR１２のベースに
は、比較電圧源５から他方の入力電圧、すなわ
ち、比較電圧VSが供給される。
イアス電圧源６、負荷抵抗７，８、トランジスタ
（以下、TRという）９，１０，１１，１２が電
圧比較回路１の入力段である差動増幅回路を構成
する。TR１１とTR１２のエミツタは共通の定
電流源４に接続され、TR１１のコレクタには
TR９のエミツタが、また、TR１２のコレクタ
にはTR１０のエミツタが接続されている。TR
９，１０のコレクタは夫々負荷抵抗７，８を介し
て電源電圧源１３に接続されている。すなわち、
TR９，１０はTR１１，１２にカスケード接続
されている。TR１１のベースには、入力端子１
５から前段の増幅回路１４で増幅された一方の入
力電圧Viが供給され、また、TR１２のベースに
は、比較電圧源５から他方の入力電圧、すなわ
ち、比較電圧VSが供給される。
TR９，１０は、電圧比較回路１の動作を高速
化するためのものであつて、それらのベースにバ
イアス電圧源６から一定の等しいバイアス電圧
VBが印加される。
化するためのものであつて、それらのベースにバ
イアス電圧源６から一定の等しいバイアス電圧
VBが印加される。
この差動増幅回路の動作を説明すると、いま、
TR１１のベースに印加される入力電圧Viが比較
電圧源５の比較電圧VSより大きいときには、TR
１１はオンしてTR１２はオフし、負荷抵抗７に
電流が流れて負荷抵抗８には電流が流れない。こ
のために、TR９のコレクタには、電源電圧源１
３の電源電圧VCCから負荷抵抗７による電圧降下
を差し引いた電圧が生じ、TR１０のコレクタに
は、電源電圧源１３の電源電圧VCCが生ずる。逆
に、入力電圧Viが比較電圧VSよりも小さいとき
には、TR１１がオフしてTR１２はオンし、TR
９のコレクタには、電源電圧源１３の電源電圧
VCCが生じ、TR１０のコレクタには、電源電圧
VCCから負荷抵抗８による電圧降下を差し引いた
電圧が生ずる。さらに、入力電圧Viが比較電圧
VSと等しいときには、TR１１，１２、したがつ
て、負荷抵抗７，８に等しい電流が流れ、負荷抵
抗７，８の抵抗値は等しく設定されていることか
ら、TR９，１０のコレクタには等しい電圧が生
ずる。
TR１１のベースに印加される入力電圧Viが比較
電圧源５の比較電圧VSより大きいときには、TR
１１はオンしてTR１２はオフし、負荷抵抗７に
電流が流れて負荷抵抗８には電流が流れない。こ
のために、TR９のコレクタには、電源電圧源１
３の電源電圧VCCから負荷抵抗７による電圧降下
を差し引いた電圧が生じ、TR１０のコレクタに
は、電源電圧源１３の電源電圧VCCが生ずる。逆
に、入力電圧Viが比較電圧VSよりも小さいとき
には、TR１１がオフしてTR１２はオンし、TR
９のコレクタには、電源電圧源１３の電源電圧
VCCが生じ、TR１０のコレクタには、電源電圧
VCCから負荷抵抗８による電圧降下を差し引いた
電圧が生ずる。さらに、入力電圧Viが比較電圧
VSと等しいときには、TR１１，１２、したがつ
て、負荷抵抗７，８に等しい電流が流れ、負荷抵
抗７，８の抵抗値は等しく設定されていることか
ら、TR９，１０のコレクタには等しい電圧が生
ずる。
そこで、TR９，１０の夫々のコレクタに生じ
た電圧を終段回路２に供給することにより、出力
端子３に、入力電圧Viが比較電圧VSに対して大
きいか小さいかに応じて極性の異なる出力電圧が
得られ、また、入力電圧Viと比較電圧VSとが等
しいときには、この出力電圧は中点電位となる。
た電圧を終段回路２に供給することにより、出力
端子３に、入力電圧Viが比較電圧VSに対して大
きいか小さいかに応じて極性の異なる出力電圧が
得られ、また、入力電圧Viと比較電圧VSとが等
しいときには、この出力電圧は中点電位となる。
このようにして、この電圧比較回路１は入力電
圧Viと比較電圧VSとの比較が行なわれる。
圧Viと比較電圧VSとの比較が行なわれる。
ところが、かかる差動増幅回路が正常に動作す
るためには、入力電圧ViからTR１１のベース・
エミツタ間電圧を差し引いたTR１１のエミツタ
電圧よりも、TR１１のコレクタ電圧（すなわ
ち、バイアス電圧源６のバイアス電圧VBからTR
９のベース・エミツタ間電圧を差し引いたTR９
のエミツタ電圧）が、TR１１のオン時のコレク
タ・エミツタ間抵抗と定電流源４の電流との積だ
け、常に高くなければならない。
るためには、入力電圧ViからTR１１のベース・
エミツタ間電圧を差し引いたTR１１のエミツタ
電圧よりも、TR１１のコレクタ電圧（すなわ
ち、バイアス電圧源６のバイアス電圧VBからTR
９のベース・エミツタ間電圧を差し引いたTR９
のエミツタ電圧）が、TR１１のオン時のコレク
タ・エミツタ間抵抗と定電流源４の電流との積だ
け、常に高くなければならない。
そこで、差動増幅回路が高い入力電圧Viを取り
扱う場合には、バイアス電圧VBを充分に高く設
定しなければないが、バイアス電圧VBを充分に
高く設定すると、電源電圧源１３が変動した際
に、TR９のコレクタ電圧がエミツタ電圧よりも
低くなるようなことも生じ、差動増幅回路が正常
に動作しなくなつてしまう。
扱う場合には、バイアス電圧VBを充分に高く設
定しなければないが、バイアス電圧VBを充分に
高く設定すると、電源電圧源１３が変動した際
に、TR９のコレクタ電圧がエミツタ電圧よりも
低くなるようなことも生じ、差動増幅回路が正常
に動作しなくなつてしまう。
かかる不都合を除くために、第１図の差動増幅
回路には、抵抗１６とダイオード１７，１８によ
るリミツタが設けられ、高い入力電圧Viの振幅を
制限してバイアス電圧VBを余り高く設定する必
要がないようにしている。
回路には、抵抗１６とダイオード１７，１８によ
るリミツタが設けられ、高い入力電圧Viの振幅を
制限してバイアス電圧VBを余り高く設定する必
要がないようにしている。
ところが、抵抗１６は増幅回路１４と差動増幅
回路におけるTR１１のベースに接続され、ま
た、ダイオード１７，１８によるリミツタは、抵
抗１６とTR１１のベースとの接続点と比較電圧
源５との間に接続されていることから、抵抗１６
の抵抗値とダイオード１７，１８の寄生容量とに
よつて決まる遅延時間だけ入力電圧Viが遅延さ
れ、この遅延時間が電圧比較回路１の動作速度に
影響を与えることになる。また、比較電圧源５は
ダイオード１７，１８にも電流を供給しなければ
ならない。
回路におけるTR１１のベースに接続され、ま
た、ダイオード１７，１８によるリミツタは、抵
抗１６とTR１１のベースとの接続点と比較電圧
源５との間に接続されていることから、抵抗１６
の抵抗値とダイオード１７，１８の寄生容量とに
よつて決まる遅延時間だけ入力電圧Viが遅延さ
れ、この遅延時間が電圧比較回路１の動作速度に
影響を与えることになる。また、比較電圧源５は
ダイオード１７，１８にも電流を供給しなければ
ならない。
もちろん、抵抗１６の抵抗値を充分大きくすれ
ば、バイアス電圧源５の電流供給能力を小さくす
ることができるが、遅延時間が長くなるために、
電圧比較回路１の高速性が損なわれることにな
る。
ば、バイアス電圧源５の電流供給能力を小さくす
ることができるが、遅延時間が長くなるために、
電圧比較回路１の高速性が損なわれることにな
る。
高速の電圧比較回路を構成するためには、抵抗
１６として数百（Ω）程度の抵抗が用いられる
が、この場合の比較電圧源５の電流供給能力は数
（ｍＡ）程度を必要とする。抵抗１６やダイオー
ド１７，１８を設けなければ、比較電圧源５の電
流供給能力は数（μA）程度でよいために、比較
電圧源５としては２個程度の抵抗ですむものであ
るのに対し、比較電圧源５の電流供給能力を数
（ｍＡ）程度とすると、比較電圧源５としては２
個程度の抵抗に加えて２個以上のトランジスタを
必要とする。
１６として数百（Ω）程度の抵抗が用いられる
が、この場合の比較電圧源５の電流供給能力は数
（ｍＡ）程度を必要とする。抵抗１６やダイオー
ド１７，１８を設けなければ、比較電圧源５の電
流供給能力は数（μA）程度でよいために、比較
電圧源５としては２個程度の抵抗ですむものであ
るのに対し、比較電圧源５の電流供給能力を数
（ｍＡ）程度とすると、比較電圧源５としては２
個程度の抵抗に加えて２個以上のトランジスタを
必要とする。
そこで、第１図の電圧比較回路をモノリシツク
ICに内蔵する場合、抵抗１６とダイオード１７，
１８は耐電流を考慮して標準サイズの数倍のサイ
ズのものを必要とし、また、比較電圧源５を構成
するトランジスタとしても、同様に、標準サイズ
の数倍のサイズのものを必要とする。
ICに内蔵する場合、抵抗１６とダイオード１７，
１８は耐電流を考慮して標準サイズの数倍のサイ
ズのものを必要とし、また、比較電圧源５を構成
するトランジスタとしても、同様に、標準サイズ
の数倍のサイズのものを必要とする。
したがつて、モノリシツクIC内の素子数やチ
ツプサイズが増大して高価となり、しかも、ダイ
オード１７，１８によるリミツタに流れる電流の
変化にともなつて比較電圧源５の動作も変動し、
また、リミツタの温度による特性変化が電圧比較
器の比較電圧値に変動をもたらすことになる。
ツプサイズが増大して高価となり、しかも、ダイ
オード１７，１８によるリミツタに流れる電流の
変化にともなつて比較電圧源５の動作も変動し、
また、リミツタの温度による特性変化が電圧比較
器の比較電圧値に変動をもたらすことになる。
本発明の目的は、上記従来技術の欠点を除き、
高い入力電圧に対しても正常に動作し、かつ、迅
速な動作を行なうことができるようにした差動増
幅回路を提供するにある。
高い入力電圧に対しても正常に動作し、かつ、迅
速な動作を行なうことができるようにした差動増
幅回路を提供するにある。
この目的を達成するために、本発明は、入力電
圧と比較電圧とが供給される一対のトランジスタ
にカスケード接続された高速化のための一対のト
ランジスタに、電源電圧源からの電源電圧に応じ
て変化するベースバイアス電圧を印加するように
した点に特徴がある。
圧と比較電圧とが供給される一対のトランジスタ
にカスケード接続された高速化のための一対のト
ランジスタに、電源電圧源からの電源電圧に応じ
て変化するベースバイアス電圧を印加するように
した点に特徴がある。
以下、本発明の実施例を図面について説明す
る。
る。
第２図は本発明による差動増幅回路の一実施例
を示す回路図であつて、１９はバイアス電圧発生
回路であり、第１図に対応する部分には同一符号
をつけている。
を示す回路図であつて、１９はバイアス電圧発生
回路であり、第１図に対応する部分には同一符号
をつけている。
第２図において、バイアス電圧発生回路１９
は、電源電圧源１３の電源電圧VCCが供給され、
この電源電圧VCCに応じたバイアス電圧VBを発生
する。このバイアス電圧VBはTR９，１０のベー
スに共通に印加される。このために、TR９，１
０のベース電圧は電源電圧VCCの変動とともに変
化する。これらベース電圧は、電源電圧VCCが上
昇すると上昇し、また、電源電圧VCCが降下する
と降下し、このようなバイアス電圧VBを発生す
るように、バイアス電圧発生回路１９が動作す
る。
は、電源電圧源１３の電源電圧VCCが供給され、
この電源電圧VCCに応じたバイアス電圧VBを発生
する。このバイアス電圧VBはTR９，１０のベー
スに共通に印加される。このために、TR９，１
０のベース電圧は電源電圧VCCの変動とともに変
化する。これらベース電圧は、電源電圧VCCが上
昇すると上昇し、また、電源電圧VCCが降下する
と降下し、このようなバイアス電圧VBを発生す
るように、バイアス電圧発生回路１９が動作す
る。
ところで、TR１１の入力電圧Viが充分高くな
り、いま、TR９，１０，１１，１２の夫々のベ
ース・エミツタ間電圧は無視することができる程
度に充分低いとすると、TR１１のエミツタ電圧
が、そのコレクタ電圧から定電流源４の電流i4と
トランジスタ１１のオン時のコレクタ・エミツタ
間抵抗（以下、オン抵抗という）RCEとの積によ
る電圧（以下、オン電圧降下という）を差し引い
た電圧よりも高いときには、TR１１は、いわゆ
る、飽和して動作が不安定となる。すなわち、
TR１１はオン状態ではなくなる。
り、いま、TR９，１０，１１，１２の夫々のベ
ース・エミツタ間電圧は無視することができる程
度に充分低いとすると、TR１１のエミツタ電圧
が、そのコレクタ電圧から定電流源４の電流i4と
トランジスタ１１のオン時のコレクタ・エミツタ
間抵抗（以下、オン抵抗という）RCEとの積によ
る電圧（以下、オン電圧降下という）を差し引い
た電圧よりも高いときには、TR１１は、いわゆ
る、飽和して動作が不安定となる。すなわち、
TR１１はオン状態ではなくなる。
バイアス電圧発生回路１９は、かかるTR１１
が飽和状態となるのを防止するように、入力電圧
Viの上昇した最大値でもTR１１が飽和しないよ
うに、バイアス電圧VBを高くしておく、また、
電源電圧VCCが降下しても、バイアス電圧VBも降
下してトランジスタ９，１０が飽和しないように
する。
が飽和状態となるのを防止するように、入力電圧
Viの上昇した最大値でもTR１１が飽和しないよ
うに、バイアス電圧VBを高くしておく、また、
電源電圧VCCが降下しても、バイアス電圧VBも降
下してトランジスタ９，１０が飽和しないように
する。
すなわち、一般に増幅回路１４は、その終段の
トランジスタのコレクタが電源に接続されたエミ
ツタフオロワで構成されていることが多いので、
増幅回路１４の出力電圧は、そのエミツタフオロ
ワのエミツタの電圧と等しくなる。この出力電圧
が電圧比較回路１の入力電圧Viとして差動増幅回
路を構成するTR１１のベースに供給される。こ
のために、増幅回路１４の最大出力電圧VMは、
増幅回路１４の出力電圧の最大電圧であり、電圧
源１３の電源電圧VCCから上記終段のトランジス
タのベース・エミツタ間電圧VBEを差し引いた電
圧であり、したがつて、次式で表わされる。
トランジスタのコレクタが電源に接続されたエミ
ツタフオロワで構成されていることが多いので、
増幅回路１４の出力電圧は、そのエミツタフオロ
ワのエミツタの電圧と等しくなる。この出力電圧
が電圧比較回路１の入力電圧Viとして差動増幅回
路を構成するTR１１のベースに供給される。こ
のために、増幅回路１４の最大出力電圧VMは、
増幅回路１４の出力電圧の最大電圧であり、電圧
源１３の電源電圧VCCから上記終段のトランジス
タのベース・エミツタ間電圧VBEを差し引いた電
圧であり、したがつて、次式で表わされる。
VM＝VCC−VBE ……(1)
なお、一般に、VBEは約0.7（Ｖ）である。増幅回
路１４がかかる最大出力電圧VMを発生したとき
に、TR１１が飽和しなければ、いかなる入力電
圧Viが供給されてもTR１１は飽和しないから、
このときのバイアス電圧VBをVBMとすると、 VBM＞VM＋RCE×i4 ……(2) でなければならない。なお、RCE，i4は、先にも
述べたように、夫々TR１１のオン抵抗、定電流
源４の電流であり、したがつて、式(2)の右辺第２
項は、TR１１のオン電圧降下である。
路１４がかかる最大出力電圧VMを発生したとき
に、TR１１が飽和しなければ、いかなる入力電
圧Viが供給されてもTR１１は飽和しないから、
このときのバイアス電圧VBをVBMとすると、 VBM＞VM＋RCE×i4 ……(2) でなければならない。なお、RCE，i4は、先にも
述べたように、夫々TR１１のオン抵抗、定電流
源４の電流であり、したがつて、式(2)の右辺第２
項は、TR１１のオン電圧降下である。
ところで、VBE≫RCE×i4であるから、式(1)、(2)
より、 VBM＞VCC−VBE ……(3) となる。
より、 VBM＞VCC−VBE ……(3) となる。
つまり、バイアス発生回路１９は、TR１１に
最大の入力電圧が供給されたときに、式(3)を満足
するバイアス電圧VBを発生する。
最大の入力電圧が供給されたときに、式(3)を満足
するバイアス電圧VBを発生する。
さらに、電圧源の電源電圧VCCが変動しても、
この変動とともに変化するバイアス電圧VBは、
TR９，１０のエミツタ電圧が、電源電圧VCCか
ら負荷抵抗７とTR９のオン抵抗との和に定電流
源４の電流i4を乗じたことによる電圧を差し引い
た電圧、および、電源電圧VCCから負荷抵抗８と
TR１０のオン抵抗との和に定電流源４の電流i4
を乗したことによる電圧を差し引いた電圧より
も、常に低いように、負荷抵抗７，８の抵抗値お
よび定電流源４の電流値を設定する。このことに
より、TR９，１０は飽和することはない。
この変動とともに変化するバイアス電圧VBは、
TR９，１０のエミツタ電圧が、電源電圧VCCか
ら負荷抵抗７とTR９のオン抵抗との和に定電流
源４の電流i4を乗じたことによる電圧を差し引い
た電圧、および、電源電圧VCCから負荷抵抗８と
TR１０のオン抵抗との和に定電流源４の電流i4
を乗したことによる電圧を差し引いた電圧より
も、常に低いように、負荷抵抗７，８の抵抗値お
よび定電流源４の電流値を設定する。このことに
より、TR９，１０は飽和することはない。
しかるに、入力電圧Viが上昇して充分に高くな
つても、この入力電圧Viは最大式(1)で示す値であ
つて、このときのバイアス電圧VBは式(3)を満足
するから、TR１１，１２は飽和することがな
く、また、電源電圧VCCが低下しても、これとと
もにバイアス電圧VBも低下してTR９，１０は飽
和せず、この場合、入力電圧Viも低下するから、
TR１１，１２も飽和することがない。したがつ
て、充分に高い入力電圧Viは振幅を制限すること
もなく直接TR１１のベースに供給することがで
き、また、電源電圧VCCの変動に対しても、差動
増幅回路は安定に動作する。このために、第１図
に示したようなリミツタを設ける必要がないか
ら、動作が高速であり、定電流源５は電流供給能
力の数（μA）と小さくすることができて動作も
安定化し、素子数が低減化されてチツプサイズの
小さいモノリシツクIC化が実現できる。
つても、この入力電圧Viは最大式(1)で示す値であ
つて、このときのバイアス電圧VBは式(3)を満足
するから、TR１１，１２は飽和することがな
く、また、電源電圧VCCが低下しても、これとと
もにバイアス電圧VBも低下してTR９，１０は飽
和せず、この場合、入力電圧Viも低下するから、
TR１１，１２も飽和することがない。したがつ
て、充分に高い入力電圧Viは振幅を制限すること
もなく直接TR１１のベースに供給することがで
き、また、電源電圧VCCの変動に対しても、差動
増幅回路は安定に動作する。このために、第１図
に示したようなリミツタを設ける必要がないか
ら、動作が高速であり、定電流源５は電流供給能
力の数（μA）と小さくすることができて動作も
安定化し、素子数が低減化されてチツプサイズの
小さいモノリシツクIC化が実現できる。
第３図は１つの具体的なバイアス発生回路を示
した第２図の実施例の回路図であつて、２０は電
流源、２１は抵抗であり、第２図に対応する部分
には同一符号をつけて説明を一部省略する。
した第２図の実施例の回路図であつて、２０は電
流源、２１は抵抗であり、第２図に対応する部分
には同一符号をつけて説明を一部省略する。
第３図において、電流源２０と抵抗２１とがバ
イアス電圧発生回路１９（第２図）を構成してお
り、いま、抵抗２１の抵抗値をR2、電流源２０
の電流値をi20，TR９，１０のベース電流をiBと
すると、TR９，１０のベース電圧V9，V10は、 V9＝V10＝VCC−R21×（i20＋iB） となり、電源電圧VCCの変動とともに変化する。
そこで、このベース電圧V9，V10の最大値が上記
式(3)を満足するように抵抗２１の抵抗値R21を設
定し、かつ、抵抗７，８の抵抗値および定電流源
４の電流値を、第２図で説明したように、設定す
ることにより、TR９，１０，１１，１２は飽和
することがない。
イアス電圧発生回路１９（第２図）を構成してお
り、いま、抵抗２１の抵抗値をR2、電流源２０
の電流値をi20，TR９，１０のベース電流をiBと
すると、TR９，１０のベース電圧V9，V10は、 V9＝V10＝VCC−R21×（i20＋iB） となり、電源電圧VCCの変動とともに変化する。
そこで、このベース電圧V9，V10の最大値が上記
式(3)を満足するように抵抗２１の抵抗値R21を設
定し、かつ、抵抗７，８の抵抗値および定電流源
４の電流値を、第２図で説明したように、設定す
ることにより、TR９，１０，１１，１２は飽和
することがない。
第４図は他の具体的なバイアス電圧発生回路を
示した第２図の実施例の回路図であつて、２２は
抵抗、２３はダイオードであり、第２図に対応す
る部分には同一符号をつけて説明を一部省略す
る。
示した第２図の実施例の回路図であつて、２２は
抵抗、２３はダイオードであり、第２図に対応す
る部分には同一符号をつけて説明を一部省略す
る。
第４図において、抵抗２２とダイオード２３と
がバイアス電圧発生回路１９（第２図）を構成し
ており、いま、ダイオード２３の順方向電圧を
VFとすると、TR９，１０のベース電圧V9，V10
は、 V9＝V10＝VCC−VF となり、電源電圧VCCの変動とともに変化する。
そこで、このベース電圧V9，V10の最大値が上記
式(3)を満足するような順方向電圧VFのダイオー
ドをダイオード２３に用い、かつ、抵抗７，８の
抵抗値と定電流源４の電流値を、先に説明したよ
うに、設定することにより、TR９，１０，１
１，１２は飽和することはない。
がバイアス電圧発生回路１９（第２図）を構成し
ており、いま、ダイオード２３の順方向電圧を
VFとすると、TR９，１０のベース電圧V9，V10
は、 V9＝V10＝VCC−VF となり、電源電圧VCCの変動とともに変化する。
そこで、このベース電圧V9，V10の最大値が上記
式(3)を満足するような順方向電圧VFのダイオー
ドをダイオード２３に用い、かつ、抵抗７，８の
抵抗値と定電流源４の電流値を、先に説明したよ
うに、設定することにより、TR９，１０，１
１，１２は飽和することはない。
なお、上記実施例は、電圧比較回路の入力段と
して用いた場合について説明したが、本発明は、
これに限られるものではない。
して用いた場合について説明したが、本発明は、
これに限られるものではない。
以上説明したように、本発明によれば、高い入
力電圧に対しても、振幅制限を加えることなく直
接取り扱うことができ、動作が高速化かつ安定化
するとともに、素子数も削減することができてモ
ノリシツクIC化に際してチツプサイズの小型化、
低コストが実現でき、上記従来技術の欠点を除い
て優れた機能の差動増幅回路を提供することがで
きる。
力電圧に対しても、振幅制限を加えることなく直
接取り扱うことができ、動作が高速化かつ安定化
するとともに、素子数も削減することができてモ
ノリシツクIC化に際してチツプサイズの小型化、
低コストが実現でき、上記従来技術の欠点を除い
て優れた機能の差動増幅回路を提供することがで
きる。
第１図は電圧比較回路の入力段として用いた従
来の差動増幅回路の一例を示す回路図、第２図は
電圧比較回路の入力段として用いた本発明による
差動増幅回路の一実施例を示す回路図、第３図お
よび第４図は夫々具体的なバイアス回路を示した
第２図の実施例の回路図である。 １…電圧比較回路、４…定電流源、５…比較電
圧源、７，８…負荷抵抗、１３…電源電圧源、１
４…増幅回路、１９…バイアス電圧発生回路、２
０…電流源。
来の差動増幅回路の一例を示す回路図、第２図は
電圧比較回路の入力段として用いた本発明による
差動増幅回路の一実施例を示す回路図、第３図お
よび第４図は夫々具体的なバイアス回路を示した
第２図の実施例の回路図である。 １…電圧比較回路、４…定電流源、５…比較電
圧源、７，８…負荷抵抗、１３…電源電圧源、１
４…増幅回路、１９…バイアス電圧発生回路、２
０…電流源。
Claims (1)
- １ 夫々のエミツタが共通の定電流源に接続され
た第１、第２のトランジスタと、エミツタが該第
１のトランジスタのコレクタに接続されてコレク
タが第１の負荷を介して電圧源に接続された第３
のトランジスタと、エミツタが該第２のトランジ
スタのコレクタに接続されてコレクタが第２の負
荷を介して該電圧源に接続された第４のトランジ
スタを備え、該第１、第２のトランジスタのベー
スに夫々第１、第２の入力電圧を供給するように
した差動増幅回路において、該電圧源の電圧が供
給され該電圧に応じたバイアス電圧を発生するバ
イアス電圧発生回路を設け、該バイアス電圧を前
記第３、第４のトランジスタのベースに印加する
ように構成したことを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584283A JPS6028309A (ja) | 1983-07-27 | 1983-07-27 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584283A JPS6028309A (ja) | 1983-07-27 | 1983-07-27 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028309A JPS6028309A (ja) | 1985-02-13 |
| JPH0157525B2 true JPH0157525B2 (ja) | 1989-12-06 |
Family
ID=15161033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13584283A Granted JPS6028309A (ja) | 1983-07-27 | 1983-07-27 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028309A (ja) |
-
1983
- 1983-07-27 JP JP13584283A patent/JPS6028309A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028309A (ja) | 1985-02-13 |
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