JPH0158592B2

JPH0158592B2 -

Info

Publication number: JPH0158592B2
Application number: JP57005919A
Authority: JP
Inventors: Hironori Tanaka; Takehisa Hayashi; Masayoshi Yagyu; Akira Masaki; Masahiro Hirayama; Masayuki Ino
Original assignee: Hitachi Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Hitachi Ltd; NTT Inc
Priority date: 1982-01-20
Filing date: 1982-01-20
Publication date: 1989-12-12
Also published as: JPS58125290A

Description

【発明の詳細な説明】本発明は、シヨツトキ・ゲート型電界効果トラ
ンジスタ（以下、シヨツトキFETと略す）を用
いた半導体記憶装置に関するものである。

近年、バイポーラ・トランジスタの動作速度を
凌ぐ三端子能動素子として、GaAs結晶よりなる
MES（Metal Semiconductor）・FETが注目さ
れ、これらFETを集積化したGaAs集積回路が精
力的に試作されている。

本発明は、メモリセルにノーマリオフ型シヨツ
トキFETを使用するとともに周辺回路にノーマ
リオン型シヨツトキFETを使用し、周辺回路で
発生された高速信号を効率よくセルアレーに供給
するようにしたものである。

ノーマリオン型シヨツトキFETを用いた回路
と、ノーマリオフ型シヨツトキFETを用いた回
路では、電源電圧、信号振幅が異なり、これらを
同一基板上に集積化した場合、両者間を直接結合
できない。しかも、大面積のセルアレーを駆動す
る場合、セルアレーの両端での電位差を極力おさ
える必要がある。本発明によればレベルクランプ
用ダイオードを用いて、前記両者間を直接接続
し、しかもそれを付加する位置を特定することに
より、アレー内電位差を極力おさえた半導体記憶
装置が得られる。

半導体メモリにおいては、メモリセルはマトリ
ツクス状に配置されており、その周辺にセルを選
択する回路、選択されたセルを駆動する回路、セ
ルからの読み出し信号を増幅する回路等が配置さ
れている。第１図に半導体メモリの概略図を示
す。本図は、半導体メモリ集積回路装置のチツプ
内における各回路の配置を示したものであり、図
において、１００はメモリセルをマトリツクス状
に配置したセルアレー、１０１は外部から供給さ
れるセルアレー１００の列方向を選択するための
信号をチツプ内部信号に変換する信号変換回路、
１０２は、信号変換回路１０１の出力信号に応じ
てセルアレーの列方向においてどれか１列を選択
する列選択回路、１０３は列選択回路１２０によ
つて選択された列方向に接続されたメモリセルを
駆動する駆動回路である。なお、図において、セ
ルアレー１００の内に示した〇印、たとえば１０
８はメモリセルを意味し、列方向の線、たとえば
１０９は、選択されたセルに駆動回路１０３から
の駆動信号を送るための列線である。セル駆動信
号が、選択された列線に印加されると、その列線
に接続されたメモリセルすべてから信号が読み出
され、行方向の線たとえば１１０等の行線を通し
て信号増幅回路１０４に供給される。信号増幅器
１０４で増幅された読み出し信号は行選択回路１
０５で選択され、１本の行線に相当する読み出し
信号のみが出力バツフア１０７を通してチツプ外
に出力されるようになつている。また、１０６
は、外部から供給されるセルアレーの行方向を選
択するための信号をチツプ内部信号に変換する信
号変換回路で、その出力は行選択回路１０５に供
給されている。以上が読み出し動作を簡単に説明
したものであるが、書き込み動作についても列
線、行線の選択動作は同じであり、選択された行
線にのみ書き込み情報が供給され、メモリセルに
情報が書き込まれるようになつている。なお、信
号変換回路１０６には、チツプ外部から供給され
る信号に対応して、チツプ内部の書き込み信号、
書き込み情報信号を発生する回路も含まれてい
る。

以上、半導体メモリの読み出し、書き込み作を
簡単に述べたが、メモリセルについては、チツプ
上に多くの数を集積化することが、重要であり、
できるだけ簡潔な回路で占有面積を小さくする必
要がある。そのためには、レベルシフト回路が不
要で簡潔な回路構成ができるノーマリオフ型シヨ
ツトキFETを使用することが有効である。一方、
各列線に接続された多数のメモリセルを駆動する
回路は、列線に付随する大きな負荷容量を駆動す
るため、ある程度回路が複数になつても、大電流
を流し得る素子が必要であり、ノーマリオン型シ
ヨツトキFETを使用することが有効である。第
２図にノーマリオフ型シヨツトキFETの断面図、
第３図にノーマリオン型シヨツトキFETの断面
図を示す。第２図において２００はGaAs半絶縁
性基板、２０１は、ソース、ドレイン部の高濃度
Ｎ型イオン打込層、２０２はチヤネル形成部の低
濃度Ｎ型イオン打込層である。２０３はシヨツト
キゲート電極であり、Ｎ型イオン打込層２０２と
シヨツトキ接触となるような金属群（例えばAl
など）によりパターン形成される。２０４はドレ
イン電極、２０５はソース電極であり、共にＮ型
イオン打込層２０１と抵抗性接触となるような金
属群（例えば、Au・Ge合金など）によりパター
ン形成される。このタイプの素子は、ゲート電極
下に広がる空乏層２０６が、ゲート電圧により、
上下に伸び縮みし、これによつてドレイン、ソー
ス間を流れる電流が変化することにより、FET
動作が行なわれる。第２図の素子はノーマリオフ
型シヨツトキFETであるので、ゲート電圧が零
の時、空乏層２０６がチヤネル形成部２０２の下
端に達し、ドレイン・ソース間に電流は流れな
い。ドレイン・ソース間に電流が流れ始めるゲー
ト電圧をしきい電圧V_Tと呼んでいるが、ノーマ
リオフ型シヨツトキFETの場合、この値は約
0.1Vである。ゲート電圧がしきい電圧V_T以上の
正電圧の場合は、空乏層２０６が縮み、ドレイ
ン・ソース間に電流が流れるようになる。一方、
第３図におけるノーマリオン型シヨツトキFET
では、３００のGaAs半絶縁性基板、３０１の高
濃度Ｎ型イオン打込層、３０３のゲート電極、３
０４のドレイン電極、３０５のソース電極はノー
マリオフ型シヨツトキFETと同様であるが、低
濃度Ｎ型イオン打込層３０２の厚さがノーマリオ
フ型シヨツトキFETよりも厚くなつている。従
つて、ゲート電圧が零の時でもドレイン・ソース
間に電流が流れ、ゲート電圧が負の電圧となつ
て、はじめて電流が流れなくなるという特性を示
す。ノーマリオン型シヨツトキFETのしきい電
圧V_Tは通常−1.0〜−2.0Vの値が用いられてい
る。同一素子寸法で、同一ゲート電圧のもとでノ
ーマリオフ型、ノーマリオン型FETのドレイ
ン・ソース間電流を比較すると、後者の方が数倍
大きな電流を流すことが可能である。

第４図は、ノーマリオフ型シヨツトキFETを
使用したメモリセル回路の一例であるが、このタ
イプのFETでは、レベルシフト回路を必要とせ
ず、FETを直結して回路が構成できるため、少
い素子数で回路を構成できる。第４図において、
４００はワード線、４０１，４０２はデータ線で
ある。第１図で説明した列線は、本図のワード線
４００に相当し、行線は、データ線４０１，４０
２に相当する。第１図では、行線は各セルに対し
て１本で表示してあるが、実際は、第４図に示す
ように１対でデータ線を構成している。４０３，
４０４は抵抗、４０５，４０６，４０７，４０８
はノーマリオフ型シヨツトキFETである。FET
４０６，４０７のソースは共通に接地され、ドレ
インはそれぞれ抵抗４０３，４０４を介して電源
V_C（例えば＋0.5V）に接続され、ゲートはそれぞ
れ反対側のノード４１０，４０９に接続されてフ
リツプフロツプ回路を構成している。また、
FET４０５，４０８のドレインはそれぞれデー
タ線４０１，４０２へ接続され、ソースはそれぞ
れノード４０９，４１０へ接続され、ゲートはワ
ード線４００へ接続されている。ここで、FET
４０６，４０７のうち一方がオン状態で、他方が
オフ状態であるように各抵抗値などが選ばれてお
り、FET４０６がオン、FET４０７がオフ、あ
るいは、FET４０６がオフ、FET４０７がオン
の２つの場合に対応して２値情報の“０”、“１”
が記憶される。ワード線４００に駆動信号を印加
すると、FET４０５，４０８がオン状態となり、
データ線に記憶信号が読み出される。書き込み動
作は、ワード線４００に駆動信号を印加して
FET４０５，４０８をオンにした後、データ線、
４０１，４０２のいずれかの電位を下げることに
よりおこなわれる。このようなノーマリオフ型
FETを用いたメモリセルを駆動するためのワー
ド線信号の振幅は、FETのしきい電圧V_Tとシヨ
ツトキゲートの順方向特性で制限され、約0.6V
程度である。以下、この制限をさらに詳しく説明
する。今、FET４０６がオン、FET４０７がオ
フで、情報“０”がセル内に記憶されているとす
る。この時、ノード４０９はほぼ接地電位に、一
方、ノード４１０は約0.5〜0.6Vになつている。
セルが非選択状態では、ノード４０９，４１０
は、データ線４０１，４０２と電気的に分離され
ている必要があるため、FET４０５，４０８を
オフ状態にしておかなくてはならない。従つて、
ワード線４００の電圧を、ノード４０９の電位す
なわち接地電位程度に維持しておく必要がある。
次に、セルが選択状態となり、読み出し動作を行
う場合、ワード線４００の電位は上昇し、FET
４０５，４０８はオン状態となるが、無制限にワ
ード線電圧を上昇させることはできない。その理
由はシヨツトキ・ゲートを使用したFETでは、
ゲート電極とソース電極、ならびにドレイン電極
とがシヨツトキ・ダイオードを構成しているた
め、ゲート電圧が、ソース、あるいはドレイン電
圧よりも約0.6V高くなるとゲートからソース、
あるいはドレイン電極へ電流が流れ始めるからで
ある。第４図のセルでこの状態を考えてみる。
今、セルに情報“０”が記憶されているとする
と、ノード４０９は、ほぼ接地電位であるため、
ワード線４００の電位が約0.6Vとなると、ワー
ド線４００からノード４０９に向かつて電流が流
れ始め、さらにワード線４００の電位が上昇する
と、ノード４０９の電位が上昇し始め、最終的に
は、ノード４０９と４１０が同電位となり、情報
破壊が起つてしまう。また、書き込み時において
も読み出し時と同様の現象が発生し得る。従つ
て、セルが非選択状態の時、セル内の記憶情報を
維持し、読み出し及び、書き込み時に記憶情報を
破壊しないためには、ワード線４００の信号振幅
は0.6V程度におさえなくてはならないことがわ
かる。

次に、ワード線の駆動回路について述べる。先
にも述べたように、この駆動回路にはノーマリオ
ン型のシヨツトキFETを使用するのが効率的で
あり、第５図にその一例を示す。同図ａは、
SDFL（Ｓchottky Ｄiode ＦET Ｌogic）と
一般的に呼ばれている。図において５００は入力
端子、５０１は出力端子、５０２，５０３はダイ
オード、５０４，５０５，５０６はノーマリオン
型のシヨツトキFETであり、FET５０４はレベ
ルシフト用回路、FET５０５，５０６は、出力
の電位を制御するためのものである。入力端子５
００にはダイオード５０２のアノードが、ダイオ
ード５０２のカソードにはダイオード５０３のア
ノードが、ダイオード５０２のカソードには
FET５０４のドレインが接続され、FET５０４
のゲートとソースは共通に電源V_sに接続されて
レベルシフト回路を構成している。さらにダイオ
ード５０３のカソードは、FET５０６のゲート
に接続され、FET５０６のドレインはFET５０
５のソースとゲートに共通に接続されると共に、
出力端子５０１に接続されている。FET５０５
のドレインは電源V_Dに接続され、FET５０６の
ソースは接地されている。このように本回路は、
ノーマリオフ型のシヨツトキFETを用いた回路
と比較するとレベルシフト回路が余分に必要であ
り、その分だけ回路構成が複雑になつている。な
お、本回路におけるV_Dは2V、V_sは−1.5V、ノー
マリオン型シヨツトキFETのしきい電圧V_Tは−
1Vが一般的に用いられている。本回路の出力は、
約接地電位から、V_Dの電位まで変化するので、
信号振幅も約2Vとなる。入力端子５００には、
出力端子５０１と同じ電位の信号が入力され、ダ
イオード５０２，５０３により約1.2V電位が下
がる。従つて、入力信号の“Ｌ”、“Ｈ”に対応し
てFET５０６がオフ、オンし、出力電位も“Ｈ”
（2V）から“Ｌ”（約0V）に変化する。この場
合、入力信号と出力信号の変化のし方はちようど
逆になる。なお、第５図ａの回路においてFET
５０４を抵抗に置き換えても本質的に動作は同じ
である。また、第５図ｂの回路は、同図ａの回路
をさらに低電力化するためプツシユ・プル化した
ものである。入力端子は５１０、出力端子は５１
１で、５１２は入力信号を反転させるためのイン
バータである。ダイオード５１３，５１４，５１
５，５１６、FET５１７，５１８の動作はａの
場合とほぼ同じであるが、FET５１９，５２０
のうち常にどちらか一方しかオンしないため、低
消費電力に向いている。なおｂの回路では、入力
と出力の変化の方向が同一方向となる結線となつ
ている。しかしながら、ａの回路の出力振幅は約
2V、ｂの回路の出力振幅は約1.5Vあるため、先
に述べたメモリセルとこれらの周辺回路を直結す
ることはできず何らかの工夫が必要になる。第６
図は、セルアレー７００と列線駆動回路７０５の
境界にレベルクランプ用ダイオード７０６を挿入
したものである。このような回路構成とすること
により、駆動回路７０５の出力レベルがメモリセ
ルで許容された信号電圧約0.6Vでクランプされ
ると同時に、出力波形の立ち上がりが速い範囲で
クランプされるため、高速信号を選択された列線
に供給できる。さらに、クランプ用ダイオードを
セルアレーと駆動回路の境界に用いることによ
り、列線の近端と遠端、たとえば列線７０１につ
いていうと、７１１と７０７の選択時の電位を一
定に保つことができ、メモリセルの安定動作が可
能となる。今、列線７０１が選択状態になつたと
すると、７０８の電位が“Ｈ”レベルとなり、
FET７０９がオン、FET７１０がオフとなつて、
これらFETのオン、オフ関係が逆転し、列線７
０１の電位が上昇し始める。そして、先にも述べ
たように約0.6Vに達した時点でダイオード７０
６が動作し、波形がクランプされる。この時、
FET７０９からダイオード７０６、接地へと定
常電流が流れるが、ダイオード７０６をセルアレ
ー７００と駆動用回路７０５の境界に配置してお
くことにより、この定常電流を列線７０１を経由
しないで流すことができる。その結果、選択時に
おいて、列線の近端と遠端で電位を一定に保つこ
とができ、メモリセルの安定動作を行うことがで
きる。

以上述べたように、ノーマリオフ型のシヨツト
キFETをスタテイツク型メモリセルに用い、さ
らに列線の駆動回路にノーマリオン型のシヨツト
キFETを用い、この両者の境界部分にクランプ
用ダイオードを配置する回路構成をとることによ
り、高集積でかつ、高速でしかも安定動作の可能
な半導体記憶装置を実現できる。

第７図は、第６図の回路における信号波形を示
したものである。ａは、端子７０８に入力される
信号波形を示したもので、列線７０１が選択され
ると、信号レベルは約0Vから2Vまで上昇し、そ
の結果、列線の電位が上昇し始める。ｂはその様
子を示したもので、実線が第６図の回路図での波
形、破線はクランプ用ダイオード７０６がない場
合の波形である。この波形を見てわかるとおり、
列線の振幅は、メモリセルの許容信号振幅内にお
さえられ、しかも、駆動回路の出力信号の立ち上
がりも高速である。なお、列線の立ち上がり部に
ついては、述べなかつたが、第５図に示した駆動
回路では、立ち下がり時間は、立ち上がり時間よ
りもかなり短く、立ち上がり時間ほどは問題にな
らない。

以上、本発明の一実施例について説明したが、
本発明は、化合物半導体GaAsを用いたメモリ装
置に限らず、シヨツトキ・ゲート型FETを用い
たSiメモリ装置においても有効である。また、半
絶縁性GaAs基板以外の基板、たとえばエピタキ
シヤル結晶を用いたGaAsあるいはSi半導体記憶
装置であつてもかまわない。さらに、SOS結晶を
用いたSi半導体記憶装置であつてもかまわない。
また、第５図の回路でレベルシフト回路をダイオ
ードとFETで構成したが、他の回路構成による
レベルシフト回路であつてもよい。たとえば、第
８図ａに示すようにダイオードとFET、ならび
に容量からなるレベルシフト回路を用いたものは
本発明に用いて好ましい。なお、第８図ａにおけ
るFET８０４を抵抗に置き換えた回路でも本質
的に動作は同じである。図において８０３の容量
は結合容量として動作しており、入力信号８００
の立ち下がり時にノード８０８の電位を高速に放
電させるために付加されている。また、ダイオー
ド８０１，８０２、FET８０４は、入力信号が
定常状態になつたときに、ノード８０８の電位を
一定値に固定するために設けられている。さら
に、入力信号の立ち上がり時には、容量８０３を
介する過渡電流と、ダイオード８０１，８０２を
介する直流電流の両者によつてノード８０８の電
位は高速にHighレベルに変化する。この回路で
は、レベルシフト部の直流電流を少くできるの
で、第５図ａに示したSDFL回路と比較して、低
消費電力、高負荷の駆動に適しているといえる。

第８図ｂの回路は、第８図ａの回路を基本回路
としてプツシユプル構成としたもので、入出力信
号レベルならびに、各部分の回路動作は、レベル
シフト部を除いて、第５図ｂの場合と同じであ
る。この回路は、第６図の列線駆動回路７０５と
して、そのまま用いることができ、第５図ｂに示
した回路より、さらに、低消費電力、高速動作を
可能にすることができる。なお、第８図におい
て、FET８０４，８０５，８０６，８１５，８
１７，８１６，８２１，８２３，８２４がノーマ
リオン型のシヨツトキFETであることは勿論で
ある。

【図面の簡単な説明】

第１図は、半導体メモリ装置におけるチツプ内
回路の配置を示す概略図、第２図、第３図は、そ
れぞれGaAsシヨツトキ・ゲート型電界効果トラ
ンジスタの構成を示す断面図、第４図は、本発明
に用いられるメモリセルの一例を示す回路図、第
５図ａ，ｂは、それぞれ本発明に用いられるメモ
リセル駆動回路の一例を示す回路図、第６図は、
本発明の一実施例の要部を示す回路図、第７図
は、第６図の回路における信号波形を示す図、第
８図ａ，ｂは、それぞれ本発明に用いられるメモ
リセル駆動回路の他の例を示す回路図である。４００……ワード線（列線）、４０１，４０２
……データ線（行線）、４０５，４０６，４０７，
４０８……ノーマリオフ型のシヨツトキ・ゲート
型FET、５０２，５０３，５１３，５１４，５
１５，５１６，８０１，８０２，８１２，８１
３，８１８，８１９……ダイオード、５０４，５
０５，５０６，５１７，５１８，５１９，５２
０，８０４，８０５，８０６，８１５，８１６，
８２１，８２３，８２４……ノーマリオン型のシ
ヨツトキ・ゲート型FET、５１２……インバー
タ、７０６……レベルクランプ用ダイオード、８
１４，８２０……容量。

Claims

【特許請求の範囲】１ノーマリオフ型のシヨツトキ・ゲート型電界
効果トランジスタを用いたスタテイツク型メモリ
セルをマトリツクス状に配置したメモリセルアレ
ーと、該セルアレーの各列に配置されたメモリセ
ルに共通に接続された複数のワード線と、ノーマ
リオン型のシヨツトキ・ゲート型電界効果トラン
ジスタを用いた上記ワード線に駆動信号を供給す
る複数の駆動回路とからなることを特徴とする半
導体記憶装置。２上記複数のワード線と、上記複数の駆動回路
のそれぞれの境界にレベルクランプ用ダイオード
を設けたことを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。