JPH0159623B2 - - Google Patents
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- Publication number
- JPH0159623B2 JPH0159623B2 JP18879881A JP18879881A JPH0159623B2 JP H0159623 B2 JPH0159623 B2 JP H0159623B2 JP 18879881 A JP18879881 A JP 18879881A JP 18879881 A JP18879881 A JP 18879881A JP H0159623 B2 JPH0159623 B2 JP H0159623B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- voltage
- terminal
- switch
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
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- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
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- Networks Using Active Elements (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、出力電圧を任意の値にリセツトする
ことが可能な積分回路に関する。
ことが可能な積分回路に関する。
演算増幅器を用いた積分回路は、回路構成が簡
単であり、従来から広く用いられている。そして
積分開始時に積分に用いられるコンデンサ（積分
コンデンサ）の蓄積電荷を零にすることは、該コ
ンデンサと並列に設けられるスイツチによつて容
易に実現できるため、零リセツト形積分回路は、
従来から使用されていた。しかし、例えば、自動
等化器の相関器内に用いられる積分回路では、等
化開始時に零でない出力値を持たせる場合がある
から、該任意の値に設定可能なリセツト形積分回
路が必要である。
単であり、従来から広く用いられている。そして
積分開始時に積分に用いられるコンデンサ（積分
コンデンサ）の蓄積電荷を零にすることは、該コ
ンデンサと並列に設けられるスイツチによつて容
易に実現できるため、零リセツト形積分回路は、
従来から使用されていた。しかし、例えば、自動
等化器の相関器内に用いられる積分回路では、等
化開始時に零でない出力値を持たせる場合がある
から、該任意の値に設定可能なリセツト形積分回
路が必要である。
本発明は、これらの要請にかんがみ、任意の出
力電圧値に設定可能で簡単な回路構成のリセツト
形積分回路を提供することにある。
力電圧値に設定可能で簡単な回路構成のリセツト
形積分回路を提供することにある。
本発明によれば、少なくとも帰還回路にコンデ
ンサを含む演算増幅器と、該演算増幅器の反転入
力端子から第１のスイツチ素子、および該演算増
幅器の出力端子から第２のスイツチ素子を介して
接続された第１の抵抗素子と、該第１のスイツチ
素子と該第１の抵抗素子の接続点に第２の抵抗素
子を介して接続された電圧源を備えた積分回路が
得られる。
ンサを含む演算増幅器と、該演算増幅器の反転入
力端子から第１のスイツチ素子、および該演算増
幅器の出力端子から第２のスイツチ素子を介して
接続された第１の抵抗素子と、該第１のスイツチ
素子と該第１の抵抗素子の接続点に第２の抵抗素
子を介して接続された電圧源を備えた積分回路が
得られる。
以下、図面を用いて本発明を詳細に説明する
第１図は、本発明の１実施例を示したものであ
る。１点鎖線で囲まれた領域１０は、一般の積分
回路である。２は、積分の時定数を決める抵抗素
子、３は演算増幅器、４は積分コンデンサ、５は
バイアス電圧VBを印加する電圧源である。また、
２１は入力端子、２２，２３，２４は、それぞれ
該演算増増器３の反転入力端子、非反転入力端
子、出力端子である。１点鎖線で囲まれた領域３
０は、該積分回路の出力を任意の値に設定可能な
回路である。３１，３２はスイツチ、３３，３４
は抵抗素子、３５は任意の出力電圧を与えるため
の電源である。
る。１点鎖線で囲まれた領域１０は、一般の積分
回路である。２は、積分の時定数を決める抵抗素
子、３は演算増幅器、４は積分コンデンサ、５は
バイアス電圧VBを印加する電圧源である。また、
２１は入力端子、２２，２３，２４は、それぞれ
該演算増増器３の反転入力端子、非反転入力端
子、出力端子である。１点鎖線で囲まれた領域３
０は、該積分回路の出力を任意の値に設定可能な
回路である。３１，３２はスイツチ、３３，３４
は抵抗素子、３５は任意の出力電圧を与えるため
の電源である。
まず、スイツチ３１，３２が閉じている場合、
即ち積分器のリセツト状態について考える。演算
増幅器３のイマジナリイ・シヨートにより、反転
入力端子２２は、常に非反転入力端子２３に印加
されている電圧VBにセツトされている。従つて、
抵抗２に流れる電流I1は抵抗素子２の抵抗値をR0
とし、端子２１から入力される信号電圧をVIと
すると、I1＝（VI−VB）／R0となる。また、抵抗
素子３４の抵抗値をR2、電圧源３５の電圧値を
VRとすると、抵抗素子３４に流れる電流I2は、I2
＝（VR−VB）／R2となる。抵抗素子３３には、
（I1＋I2）の電流が流れるから、抵抗素子３３の
抵抗値をR1とすると抵抗素子３３の両端の電圧
は｛（VI−VB）／RO＋（VR−VB）／R2｝R1とな
り、出力端子２４の電圧Voutは、Vout＝〔VB−
｛（VI−VB）／R0＋（VR−VB）／R2｝R1〕とな
る。即ち、出力電圧Voutは、常に〔VB−｛（VI−
VB）／R0＋（VR−VB）／R2｝R1〕なる電圧値に
設定される。ここで、もし、抵抗素子２の値を抵
抗素子３４の値に比べて十分大きく（R0≫R2）
選ぶと、Voutは近似的に｛VB−R2／R1（VR−VB）｝ となり、入力信号VIに無関係な一定の値となる。
該電圧値Voutは、VR、R1、R2の関数であるから
抵抗素子３３，３４、電圧源３５を適当に調整す
ることにより該Voutを任意の値に設定すること
ができる。
即ち積分器のリセツト状態について考える。演算
増幅器３のイマジナリイ・シヨートにより、反転
入力端子２２は、常に非反転入力端子２３に印加
されている電圧VBにセツトされている。従つて、
抵抗２に流れる電流I1は抵抗素子２の抵抗値をR0
とし、端子２１から入力される信号電圧をVIと
すると、I1＝（VI−VB）／R0となる。また、抵抗
素子３４の抵抗値をR2、電圧源３５の電圧値を
VRとすると、抵抗素子３４に流れる電流I2は、I2
＝（VR−VB）／R2となる。抵抗素子３３には、
（I1＋I2）の電流が流れるから、抵抗素子３３の
抵抗値をR1とすると抵抗素子３３の両端の電圧
は｛（VI−VB）／RO＋（VR−VB）／R2｝R1とな
り、出力端子２４の電圧Voutは、Vout＝〔VB−
｛（VI−VB）／R0＋（VR−VB）／R2｝R1〕とな
る。即ち、出力電圧Voutは、常に〔VB−｛（VI−
VB）／R0＋（VR−VB）／R2｝R1〕なる電圧値に
設定される。ここで、もし、抵抗素子２の値を抵
抗素子３４の値に比べて十分大きく（R0≫R2）
選ぶと、Voutは近似的に｛VB−R2／R1（VR−VB）｝ となり、入力信号VIに無関係な一定の値となる。
該電圧値Voutは、VR、R1、R2の関数であるから
抵抗素子３３，３４、電圧源３５を適当に調整す
ることにより該Voutを任意の値に設定すること
ができる。
次に、スイツチ３１，３２を開くと、電圧源３
５から積分回路１０への電流の注入は一切行なわ
れず、端子２１から注入される電流によつて、端
子２４の電圧Voutには、徐々に、VIが積分され
ていく。スイツチ３１，３２が開いてからの時間
をＴとすると出力電圧Voutは、 Vout＝｛VB−R1／R2（VR−VB）｝−∫T 0V1−VB／C0R0
dt となる。第１項は、あらかじめ与えた任意の設定
値、第２項は、入力信号の積分値である。
５から積分回路１０への電流の注入は一切行なわ
れず、端子２１から注入される電流によつて、端
子２４の電圧Voutには、徐々に、VIが積分され
ていく。スイツチ３１，３２が開いてからの時間
をＴとすると出力電圧Voutは、 Vout＝｛VB−R1／R2（VR−VB）｝−∫T 0V1−VB／C0R0
dt となる。第１項は、あらかじめ与えた任意の設定
値、第２項は、入力信号の積分値である。
以上、述べた様に、簡単な回路により、リセツ
ト時に任意の値に設定可能なリセツト形積分器を
実現できる。しかし、第１図の回路を用いた場
合、端子２１から入力信号によつて、設定値が変
化する。第２図は、この入力信号の影響を解除す
るためのものである。スイツチ６が、抵抗素子２
と反転入力端子２２の間に設けられている。他の
構成要素については、第１図と全く同じであるた
め、第１図と同一番号で示されている。スイツチ
６は、スイツチ３１，３２と全く逆の動作をす
る。
ト時に任意の値に設定可能なリセツト形積分器を
実現できる。しかし、第１図の回路を用いた場
合、端子２１から入力信号によつて、設定値が変
化する。第２図は、この入力信号の影響を解除す
るためのものである。スイツチ６が、抵抗素子２
と反転入力端子２２の間に設けられている。他の
構成要素については、第１図と全く同じであるた
め、第１図と同一番号で示されている。スイツチ
６は、スイツチ３１，３２と全く逆の動作をす
る。
即ち、リセツト期間（スイツチ３１，３２が閉
じている）は、スイツチ６が開いており、積分期
間（スイツチ３１，３２が開いている）は、スイ
ツチ６が閉じている。従つて、リセツト期間は、
スイツチ６が開いているために、端子２１から入
力される入力信号VIの影響は全くなくなり、設
定値は〔VB−R1／R2（VR−VB）〕となる。一方、積 分期間では、スイツチ６が閉じており、第１図と
全く同様になる。
じている）は、スイツチ６が開いており、積分期
間（スイツチ３１，３２が開いている）は、スイ
ツチ６が閉じている。従つて、リセツト期間は、
スイツチ６が開いているために、端子２１から入
力される入力信号VIの影響は全くなくなり、設
定値は〔VB−R1／R2（VR−VB）〕となる。一方、積 分期間では、スイツチ６が閉じており、第１図と
全く同様になる。
従つて、第２図を用いると、入力信号に関係な
く正確な任意の値が設定できる。
く正確な任意の値が設定できる。
第１図、第２図における抵抗素子３３，３４
は、抵抗素子としての機能を有するものであれば
いかなるものでもよい。第３図は、抵抗素子の替
りにFETのチヤネル抵抗を用いたものである。
３６は第１図の抵抗素子３３の替りに用いられた
FETで該FETのゲートには、端子３８を介して
電圧V1が印加される。３７は、第１図の抵抗素
子３３の替りに用いられたFETで該FETのゲー
トには、端子３９を介して電圧V2が印加される。
その他の構成要素については、第１図と同じであ
るので、第１図と同一の番号で示されている。
FETのチヤネル抵抗は、ゲート電圧によつて自
由にコントロールできる。即ち、設定すべき任意
の値は、電圧源３５の電圧値VR、FET３６のゲ
ート電圧値V1、FET３７のゲート電圧値V2によ
つて自由に選ぶことができる。以上述べた様に、
第１図における抵抗素子３３，３４は、FET等
のアクテイブ素子でもかまわない。
は、抵抗素子としての機能を有するものであれば
いかなるものでもよい。第３図は、抵抗素子の替
りにFETのチヤネル抵抗を用いたものである。
３６は第１図の抵抗素子３３の替りに用いられた
FETで該FETのゲートには、端子３８を介して
電圧V1が印加される。３７は、第１図の抵抗素
子３３の替りに用いられたFETで該FETのゲー
トには、端子３９を介して電圧V2が印加される。
その他の構成要素については、第１図と同じであ
るので、第１図と同一の番号で示されている。
FETのチヤネル抵抗は、ゲート電圧によつて自
由にコントロールできる。即ち、設定すべき任意
の値は、電圧源３５の電圧値VR、FET３６のゲ
ート電圧値V1、FET３７のゲート電圧値V2によ
つて自由に選ぶことができる。以上述べた様に、
第１図における抵抗素子３３，３４は、FET等
のアクテイブ素子でもかまわない。
尚、第３図は、第２図のスイツチ６がない場合
について述べたが、勿論、該スイツチ６があつて
もかまわない。
について述べたが、勿論、該スイツチ６があつて
もかまわない。
リセツト形積分回路は、アナログ回路、データ
アクイジヨン回路等、非常に広い用途がある。特
に、本発明のリセツト形積分回路は、自動等化器
を１例として、いろいろ応用分野が考えられる。
アクイジヨン回路等、非常に広い用途がある。特
に、本発明のリセツト形積分回路は、自動等化器
を１例として、いろいろ応用分野が考えられる。
図面で用いた積分回路１０は、１例であつて、
帰還回路にコンデンサを含む演算増幅器を用いた
積分回路であればいかなるものでもよい。また、
スイツチ３１，３２、及び６は、機械的スイツ
チ、あるいはFETを用いた電気的スイツチ等ス
イツチング機能があればいかなるスイツチでもか
まわない。
帰還回路にコンデンサを含む演算増幅器を用いた
積分回路であればいかなるものでもよい。また、
スイツチ３１，３２、及び６は、機械的スイツ
チ、あるいはFETを用いた電気的スイツチ等ス
イツチング機能があればいかなるスイツチでもか
まわない。
第３図においては、第１の抵抗素子３６、第２
の抵抗素子３７にFETを用いたが、これらは、
抵抗体としての機能を有するもの、例えばバイポ
ーラ・トランジスタ、配線に付随する抵抗など、
であれば、本発明は、有効である。
の抵抗素子３７にFETを用いたが、これらは、
抵抗体としての機能を有するもの、例えばバイポ
ーラ・トランジスタ、配線に付随する抵抗など、
であれば、本発明は、有効である。
第１図は、本発明の動作を説明するためのもの
である。 １０は、積分回路、３０は、初期値設定回路で
ある。３１，３２は、スイツチで、積分回路のリ
セツトモード、積分モードを切り換えるスイツチ
である。電圧源VR、抵抗３３，３４は、任意の
初期値を設定する部分である。 第２図は、第１図において、抵抗２と、端子２
２の間に、スイツチ６を付加したものである。第
３図は、第１図の抵抗３３，３４がFET３８，
３９であつてもかまわないことを示した図であ
る。
である。 １０は、積分回路、３０は、初期値設定回路で
ある。３１，３２は、スイツチで、積分回路のリ
セツトモード、積分モードを切り換えるスイツチ
である。電圧源VR、抵抗３３，３４は、任意の
初期値を設定する部分である。 第２図は、第１図において、抵抗２と、端子２
２の間に、スイツチ６を付加したものである。第
３図は、第１図の抵抗３３，３４がFET３８，
３９であつてもかまわないことを示した図であ
る。
Claims (1)
- １ 少なくとも帰還回路にコンデンサを含む演算
増幅器と該演算増幅器の反転入力端子から第１の
スイツチ素子、および該演算増幅器の出力端子か
ら第２のスイツチ素子を介して接続された第１の
抵抗素子と、該第１のスイツチ素子と該第１の抵
抗素子の接続点に第２の抵抗素子を介して接続さ
れた電圧源を備えたことを特徴とする積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18879881A JPS5890267A (ja) | 1981-11-25 | 1981-11-25 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18879881A JPS5890267A (ja) | 1981-11-25 | 1981-11-25 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890267A JPS5890267A (ja) | 1983-05-28 |
| JPH0159623B2 true JPH0159623B2 (ja) | 1989-12-19 |
Family
ID=16229981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18879881A Granted JPS5890267A (ja) | 1981-11-25 | 1981-11-25 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890267A (ja) |
-
1981
- 1981-11-25 JP JP18879881A patent/JPS5890267A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890267A (ja) | 1983-05-28 |
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