JPH0159773B2 - - Google Patents
Info
- Publication number
- JPH0159773B2 JPH0159773B2 JP18640181A JP18640181A JPH0159773B2 JP H0159773 B2 JPH0159773 B2 JP H0159773B2 JP 18640181 A JP18640181 A JP 18640181A JP 18640181 A JP18640181 A JP 18640181A JP H0159773 B2 JPH0159773 B2 JP H0159773B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- output
- flip
- flop
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はCMOS（相補型絶縁ゲート電界効果ト
ランジスタ）よりなる比較器に関する。
ランジスタ）よりなる比較器に関する。
この種の比較器は、たとえば第１図に示すよう
に構成されていた。すなわち、１１は電源VDDが
接続される第１電源端子、１２は第２電源端子で
あつて本例では接地されており、１３は基準電圧
VRが印加される基準入力端子、１４は比較入力
VIが印加される比較入力端子、１５は差動増幅
回路であつて、差動対をなすＮチヤンネルのトラ
ンジスタT1，T2およびＮチヤンネルの定電流源
トランジスタT3ならびにＰチヤンネルの負荷ト
ランジスタT4，T5が図示の如く接続されてなり、
１６はCMOSインバータ、１７は比較出力端子
である。
に構成されていた。すなわち、１１は電源VDDが
接続される第１電源端子、１２は第２電源端子で
あつて本例では接地されており、１３は基準電圧
VRが印加される基準入力端子、１４は比較入力
VIが印加される比較入力端子、１５は差動増幅
回路であつて、差動対をなすＮチヤンネルのトラ
ンジスタT1，T2およびＮチヤンネルの定電流源
トランジスタT3ならびにＰチヤンネルの負荷ト
ランジスタT4，T5が図示の如く接続されてなり、
１６はCMOSインバータ、１７は比較出力端子
である。
上記比較器においては、入力比較電圧VIが基
準電圧VRより高いとき、トランジスタT2のドレ
インがほぼ接地電位（“０”レベル）に近くなる
ので、インバータ１６の出力は電源電圧（“１”
レベル）になる。逆に入力比較電圧VIが基準電
圧VRより低いとき、トランジスタT1のドレイン
がほぼ“０”レベルに近くなり、したがつてトラ
ンジスタT5がオンし、そのドレインが“１”レ
ベルになるので、インバータ１６の出力は“０”
レベルになる。
準電圧VRより高いとき、トランジスタT2のドレ
インがほぼ接地電位（“０”レベル）に近くなる
ので、インバータ１６の出力は電源電圧（“１”
レベル）になる。逆に入力比較電圧VIが基準電
圧VRより低いとき、トランジスタT1のドレイン
がほぼ“０”レベルに近くなり、したがつてトラ
ンジスタT5がオンし、そのドレインが“１”レ
ベルになるので、インバータ１６の出力は“０”
レベルになる。
ところで、上記差動増幅回路１５は、基準的に
アナログ回路として動作するので、CMOS回路
の特徴である低消費電力の面を活かせない欠点が
あつた。また、上記差動増幅回路１５は、使用素
子の精密な設計および製造工程管理を行なえば所
望の特性を得ることが可能ではあるが、素子の変
動に対する特性の変動が非常に敏感であり、かつ
LSI（大規模集積回路）化に際してチツプ上の占
有面積が大きくなる欠点があつた。
アナログ回路として動作するので、CMOS回路
の特徴である低消費電力の面を活かせない欠点が
あつた。また、上記差動増幅回路１５は、使用素
子の精密な設計および製造工程管理を行なえば所
望の特性を得ることが可能ではあるが、素子の変
動に対する特性の変動が非常に敏感であり、かつ
LSI（大規模集積回路）化に際してチツプ上の占
有面積が大きくなる欠点があつた。
このような欠点を除去すべく、ダイナミツク駆
動型のCMOS比較回路を用いることによつて、
低消費電力であつて素子の設計が容易であり、
LSI化に好適な第２図に示すような比較器が考え
られている。
動型のCMOS比較回路を用いることによつて、
低消費電力であつて素子の設計が容易であり、
LSI化に好適な第２図に示すような比較器が考え
られている。
すなわち、第２図において、２１は比較回路、
２２および２３は２入力ノアゲート、２４および
２５はインバータであり、それぞれCMOSより
なる。上記ノアゲート２２，２３はＲ−Ｓフリツ
プフロツプ２６を形成するように接続されてお
り、C1〜C4はコンデンサであるが、第２図の回
路がIC化される場合には浮遊容量を利用しても
よい。
２２および２３は２入力ノアゲート、２４および
２５はインバータであり、それぞれCMOSより
なる。上記ノアゲート２２，２３はＲ−Ｓフリツ
プフロツプ２６を形成するように接続されてお
り、C1〜C4はコンデンサであるが、第２図の回
路がIC化される場合には浮遊容量を利用しても
よい。
前記比較回路２１において、T1〜T4はＮチヤ
ンネルトランジスタ、T5およびT6はＰチヤンネ
ルトランジスタであり、このトランジスタT5，
T6はソースが第１電源端子３１（電源電圧VDDが
印加される）に接続され、ゲートがクロツク入力
端子３２に接続されている。上記トランジスタ
T5，T6の各ドレインに対応して前記トランジス
タT1，T2のドレインが接続され、このトランジ
スタT1，T2の各ゲートは対応して基準入力端子
２７（基準電圧VRが印加される）、比較入力端子
２８（比較電圧VIが印加される）に接続されて
いる。そして、上記トランジスタT1，T2の各ソ
ースは対応してトランジスタT3，T4のドレイ
ン・ソースパスを介して第２電源端子２９（本例
では接地されている）に接続され、このトランジ
スタT3，T4のゲートは前記クロツク入力端子２
３に接続されている。
ンネルトランジスタ、T5およびT6はＰチヤンネ
ルトランジスタであり、このトランジスタT5，
T6はソースが第１電源端子３１（電源電圧VDDが
印加される）に接続され、ゲートがクロツク入力
端子３２に接続されている。上記トランジスタ
T5，T6の各ドレインに対応して前記トランジス
タT1，T2のドレインが接続され、このトランジ
スタT1，T2の各ゲートは対応して基準入力端子
２７（基準電圧VRが印加される）、比較入力端子
２８（比較電圧VIが印加される）に接続されて
いる。そして、上記トランジスタT1，T2の各ソ
ースは対応してトランジスタT3，T4のドレイ
ン・ソースパスを介して第２電源端子２９（本例
では接地されている）に接続され、このトランジ
スタT3，T4のゲートは前記クロツク入力端子２
３に接続されている。
そして、前記トランジスタT5，T1のドレイン
相互接続点（ノード）Ａ、トランジスタT6，T2
のドレイン相互接続点（ノード）Ｂは前記フリツ
プフロツプ２６のリセツト入力端Ｒ、セツト入力
端Ｓに接続されており、この入力端Ｒ，Ｓは対応
してコンデンサC1，C2を介して接地されている。
また、上記フリツプフロツプ２６の出力端およ
び出力端Ｑは対応してコンデンサC3，C4を介し
て接地され、出力端Ｑはインバータ２４，２５を
介して比較出力端子３０に接続されている。
相互接続点（ノード）Ａ、トランジスタT6，T2
のドレイン相互接続点（ノード）Ｂは前記フリツ
プフロツプ２６のリセツト入力端Ｒ、セツト入力
端Ｓに接続されており、この入力端Ｒ，Ｓは対応
してコンデンサC1，C2を介して接地されている。
また、上記フリツプフロツプ２６の出力端およ
び出力端Ｑは対応してコンデンサC3，C4を介し
て接地され、出力端Ｑはインバータ２４，２５を
介して比較出力端子３０に接続されている。
次に、上記構成における動作を第３図を参照し
て説明する。クロツク入力端子３２にたとえば第
３図に示すようなクロツクパルスφが印加される
ものとし、第３図に示すように基準電圧VRに対
して比較電圧VIが高い値から低い値へ変化した
場合を考察する。
て説明する。クロツク入力端子３２にたとえば第
３図に示すようなクロツクパルスφが印加される
ものとし、第３図に示すように基準電圧VRに対
して比較電圧VIが高い値から低い値へ変化した
場合を考察する。
(イ) クロツクφがロウレベル（“０”レベル）の
期間、′においては、トランジスタT5，T6
はオン、トランジスタT3，T4はオフになり、
ノードＡ、Ｂは電源端子３１からトランジスタ
T1，T2を通じてプリチヤージされて電源電圧
VDD（“１”レベル）になつており、コンデンサ
C1，C2は充電される。したがつて、フリツプ
フロツプ２６のノアゲート２２，２３はそそれ
ぞれ“０”レベルを出力し、出力端、Ｑは第
３図に示すように“０”レベルになり、比較出
力端子３０の比較出力V0は第３図に示すよう
に“０”レベルである。
期間、′においては、トランジスタT5，T6
はオン、トランジスタT3，T4はオフになり、
ノードＡ、Ｂは電源端子３１からトランジスタ
T1，T2を通じてプリチヤージされて電源電圧
VDD（“１”レベル）になつており、コンデンサ
C1，C2は充電される。したがつて、フリツプ
フロツプ２６のノアゲート２２，２３はそそれ
ぞれ“０”レベルを出力し、出力端、Ｑは第
３図に示すように“０”レベルになり、比較出
力端子３０の比較出力V0は第３図に示すよう
に“０”レベルである。
(ロ) VI＞VRであつてクロツクφがハイレベル
（“１”レベル）の期間においては、トランジ
スタT5，T6がオフ、トランジスタT3，T4がオ
ン、トランジスタT1，T2はVR、VIに応じて前
記コンデンサC1，C2（前述したように期間に
充電されている）からの放電電流が流れる。な
お、予めトランジスタT3，T4同志、トランジ
スタT1，T2同志の寸法（望ましくはさらに電
流の流れる方向）を厳密に同じくするように設
計しておき、さらにコンデンサC1，C2同志、
コンデンサC3，C4同志の容量が厳密に同じに
なるように設計しておけばVI＝VRのとき前記
ノードＡ、Ｂの放電電圧波形は等しくなるが、
上記VI＞VRの条件では第３図に示すようにノ
ードＢがノードＡよりも放電速度が速い。この
ため、ノードＢの電圧がノードＡの電圧よりも
早くフリツプフロツプ２６の閾値電圧VTHに達
するので、フリツプフロツプ２６はセツト入力
端Ｓの“０”入力により出力端Ｑが“１”レベ
ルになり、このため出力端はリセツト入力端
Ｒの入力（ノードＡの電圧）に無関係に“０”
レベルになる。したがつて、このとき比較出力
端子３０には“１”レベルの比較出力が得られ
る。
（“１”レベル）の期間においては、トランジ
スタT5，T6がオフ、トランジスタT3，T4がオ
ン、トランジスタT1，T2はVR、VIに応じて前
記コンデンサC1，C2（前述したように期間に
充電されている）からの放電電流が流れる。な
お、予めトランジスタT3，T4同志、トランジ
スタT1，T2同志の寸法（望ましくはさらに電
流の流れる方向）を厳密に同じくするように設
計しておき、さらにコンデンサC1，C2同志、
コンデンサC3，C4同志の容量が厳密に同じに
なるように設計しておけばVI＝VRのとき前記
ノードＡ、Ｂの放電電圧波形は等しくなるが、
上記VI＞VRの条件では第３図に示すようにノ
ードＢがノードＡよりも放電速度が速い。この
ため、ノードＢの電圧がノードＡの電圧よりも
早くフリツプフロツプ２６の閾値電圧VTHに達
するので、フリツプフロツプ２６はセツト入力
端Ｓの“０”入力により出力端Ｑが“１”レベ
ルになり、このため出力端はリセツト入力端
Ｒの入力（ノードＡの電圧）に無関係に“０”
レベルになる。したがつて、このとき比較出力
端子３０には“１”レベルの比較出力が得られ
る。
(ハ) VI＜VRであつてクロツクφがハイレベルの
期間′においては、上述(ロ)のときに準じた動
作が行われるが、この場合はトランジスタT1
の方にトランジスタT2よりも大きな放電電流
が流れ、ノードＡがノードＢよりも放電速度が
速い。したがつて、フリツプフロツプ２６はリ
セツト入力端Ｒの“０”入力により出力端が
“１”レベルになり、このため出力端Ｑは“０”
レベルになり、比較出力端子３０には“０”レ
ベルの比較出力が得られる。
期間′においては、上述(ロ)のときに準じた動
作が行われるが、この場合はトランジスタT1
の方にトランジスタT2よりも大きな放電電流
が流れ、ノードＡがノードＢよりも放電速度が
速い。したがつて、フリツプフロツプ２６はリ
セツト入力端Ｒの“０”入力により出力端が
“１”レベルになり、このため出力端Ｑは“０”
レベルになり、比較出力端子３０には“０”レ
ベルの比較出力が得られる。
上述したような第２図の比較器によれば、比較
回路２１はクロツクパルスφによりダイナミツク
駆動されるので、電源端子３１と接地端との間に
貫通電流が流れることはなく、フリツプフロツプ
２６に直流電流が流れるのは、ノードＡ、Ｂの電
圧のうち放電速度の速い方の電圧が放電開始から
フリツプフロツプの閾値に達するまでの僅かの時
間（第３図中Δt1，Δt2）であるが、コンデンサ
C1，C2は通常1pF程度であつて充電電荷は少ない
ので、上記比較器はCMOS回路の特徴を失なう
ことなく消費電力は低くて済む。
回路２１はクロツクパルスφによりダイナミツク
駆動されるので、電源端子３１と接地端との間に
貫通電流が流れることはなく、フリツプフロツプ
２６に直流電流が流れるのは、ノードＡ、Ｂの電
圧のうち放電速度の速い方の電圧が放電開始から
フリツプフロツプの閾値に達するまでの僅かの時
間（第３図中Δt1，Δt2）であるが、コンデンサ
C1，C2は通常1pF程度であつて充電電荷は少ない
ので、上記比較器はCMOS回路の特徴を失なう
ことなく消費電力は低くて済む。
しかも、前述したようにトランジスタT1，T2
同志、トランジスタT3，T4同志を等しく設計す
ることは、集積回路においては容易である。
同志、トランジスタT3，T4同志を等しく設計す
ることは、集積回路においては容易である。
なお、上記した第２図の比較器においては、ト
ランジスタT1，T2がカツトオフしない範囲、つ
まりトランジスタT1，T2に電流が流れる条件は、
Ｎチヤンネルトランジスタの閾値電圧をVTHNで
表わすとVDD〜VTHNであり、換言すれば比較可能
な電圧レンジはVDD〜VTHNに限定される。たとえ
ばVTHN＝1.0Vとすると、1.0V以下の電圧ではト
ランジスタT1，T2がオンしないため比較できな
い。
ランジスタT1，T2がカツトオフしない範囲、つ
まりトランジスタT1，T2に電流が流れる条件は、
Ｎチヤンネルトランジスタの閾値電圧をVTHNで
表わすとVDD〜VTHNであり、換言すれば比較可能
な電圧レンジはVDD〜VTHNに限定される。たとえ
ばVTHN＝1.0Vとすると、1.0V以下の電圧ではト
ランジスタT1，T2がオンしないため比較できな
い。
本発明は上記の事情に鑑みてなされたもので、
比較可能な電圧レンジがVDD〜VTHNの第１の比較
器と、比較可能な電圧レンジが（VDD−｜VTHP
｜）〜0Vの第２の比較器とを設け、いずれか一
方の比較器から正常な比較出力を選択して導出す
ることにより、比較可能な電圧レンジを０〜VDD
の範囲に拡大し得る比較器を提供するものであ
る。
比較可能な電圧レンジがVDD〜VTHNの第１の比較
器と、比較可能な電圧レンジが（VDD−｜VTHP
｜）〜0Vの第２の比較器とを設け、いずれか一
方の比較器から正常な比較出力を選択して導出す
ることにより、比較可能な電圧レンジを０〜VDD
の範囲に拡大し得る比較器を提供するものであ
る。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第４図において、４１は比較可能な電圧レンジ
がVDD〜VTHNの第１の比較器であり、第２図を参
照して説明したと同様の第１のCMOS比較回路
２１、第１のＲ−Ｓフリツプフロツプ２６、コン
デンサC1〜C4からなる。４２は比較可能な電圧
レンジが（VDD−｜VTHP｜）〜0Vの第２の比較器
である。ここで、VTHPはＰチヤンネルトランジス
タの閾値電圧である。この第２の比較器４２は、
前記第１のCMOS比較回路２１のＮチヤンネル
トランジスタT1，T2をＰチヤンネルトランジス
タT1′，T2′に置換すると共に前記クロツクパルス
φとは逆相のクロツクパルスを用いる第２の
CMOS比較回路２１′と前記第１のフリツプフロ
ツプ２６のノアゲート２２，２３に代えてナンド
ゲート２２′，２３′を用いた第２のＲ−Ｓフリツ
プフロツプ２６′と、コンデンサC1′〜C4′からな
る。すなわち、上記第２のCMOS比較回路２
１′において、T1′，T2′，T5′T6′はＰチヤンネル
トランジスタであり、T3′，T4′はＮチヤンネルト
ランジスタであり、T5′，T6′はソースが第１電源
端子３１に接続され、ゲートがクロツク入力端子
３２′（クロツクパルスが印加される）に接続
されている。上記トランジスタT5′，T6′の各ドレ
インに対応して前記トランジスタT1′，T2′のソー
スが接続され、このトランジスタT1′，T2′の各ゲ
ートは対応して基準入力端子２７および比較入力
端子２８に接続されている。上記トランジスタ
T1′，T2′の各ドレインは対応してトランジスタ
T3′，T4′のドレイン・ソースパスをして第２電源
端子２９に接続され、このトランジスタT3′，
T4′のゲートは前記クロツク入力端子３２′に接続
されている。そして、前記トランジスタT1′，
T2′の各ドレイン（ノードA′、B′）が対応して第
２のＲ−Ｓフリツプフロツプ２６′のリセツトＲ
入力端およびセツトＳ入力端に接続されている。
がVDD〜VTHNの第１の比較器であり、第２図を参
照して説明したと同様の第１のCMOS比較回路
２１、第１のＲ−Ｓフリツプフロツプ２６、コン
デンサC1〜C4からなる。４２は比較可能な電圧
レンジが（VDD−｜VTHP｜）〜0Vの第２の比較器
である。ここで、VTHPはＰチヤンネルトランジス
タの閾値電圧である。この第２の比較器４２は、
前記第１のCMOS比較回路２１のＮチヤンネル
トランジスタT1，T2をＰチヤンネルトランジス
タT1′，T2′に置換すると共に前記クロツクパルス
φとは逆相のクロツクパルスを用いる第２の
CMOS比較回路２１′と前記第１のフリツプフロ
ツプ２６のノアゲート２２，２３に代えてナンド
ゲート２２′，２３′を用いた第２のＲ−Ｓフリツ
プフロツプ２６′と、コンデンサC1′〜C4′からな
る。すなわち、上記第２のCMOS比較回路２
１′において、T1′，T2′，T5′T6′はＰチヤンネル
トランジスタであり、T3′，T4′はＮチヤンネルト
ランジスタであり、T5′，T6′はソースが第１電源
端子３１に接続され、ゲートがクロツク入力端子
３２′（クロツクパルスが印加される）に接続
されている。上記トランジスタT5′，T6′の各ドレ
インに対応して前記トランジスタT1′，T2′のソー
スが接続され、このトランジスタT1′，T2′の各ゲ
ートは対応して基準入力端子２７および比較入力
端子２８に接続されている。上記トランジスタ
T1′，T2′の各ドレインは対応してトランジスタ
T3′，T4′のドレイン・ソースパスをして第２電源
端子２９に接続され、このトランジスタT3′，
T4′のゲートは前記クロツク入力端子３２′に接続
されている。そして、前記トランジスタT1′，
T2′の各ドレイン（ノードA′、B′）が対応して第
２のＲ−Ｓフリツプフロツプ２６′のリセツトＲ
入力端およびセツトＳ入力端に接続されている。
一方、第１の比較器４１の一対の出力端、つま
り第１のＲ−Ｓフリツプフロツプ２６のＱ出力端
および出力端は二入力のノアゲート４３の各入
力端に接続され、このノアゲート４３の出力端は
インバータ４４およびアンドゲート４５の一方入
力端に接続されている。上記インバータ４４の出
力端および前記Ｑ出力端はアンドゲート４６の各
入力端に接続されている。そして、前記アンドゲ
ード４５の他方入力端には前記第２の比較器４２
のフリツプフロツプ２６′の出力端がインバー
タ５０を介して接続され、上記アンドゲード４５
および４６の各出力端はノアゲート４７の入力端
に接続され、このノアゲート４７の出力端はイン
バータ４８を介して比較出力端子４９に接続され
ている。
り第１のＲ−Ｓフリツプフロツプ２６のＱ出力端
および出力端は二入力のノアゲート４３の各入
力端に接続され、このノアゲート４３の出力端は
インバータ４４およびアンドゲート４５の一方入
力端に接続されている。上記インバータ４４の出
力端および前記Ｑ出力端はアンドゲート４６の各
入力端に接続されている。そして、前記アンドゲ
ード４５の他方入力端には前記第２の比較器４２
のフリツプフロツプ２６′の出力端がインバー
タ５０を介して接続され、上記アンドゲード４５
および４６の各出力端はノアゲート４７の入力端
に接続され、このノアゲート４７の出力端はイン
バータ４８を介して比較出力端子４９に接続され
ている。
なお、上記ノアゲート４３、インバータ４４、
アンドゲート４５，４６、ノアゲート４７および
インバータ４８により切換選択回路５０が形成さ
れている。
アンドゲート４５，４６、ノアゲート４７および
インバータ４８により切換選択回路５０が形成さ
れている。
而して、上記比較器において、第１の比較器４
１の動作は第３図を参照して前述したと同様に第
５図中に示すようなものとなり、また第２の比較
器４２は第１の比較器４１の動作に準じて動作
し、第５図中に示すようになる。
１の動作は第３図を参照して前述したと同様に第
５図中に示すようなものとなり、また第２の比較
器４２は第１の比較器４１の動作に準じて動作
し、第５図中に示すようになる。
すなわち、
(イ) クロツクパルスがハイレベル（“１”レベ
ル）の期間、′においては、トランジスタ
T5′，T6′はオフであるが、トランジスタT3′，
T7′がオンし、コンデンサC1′，C2′にそれまで
充電されていた電荷は放電する。したがつてこ
のときフリツプフロツプ２６′の出力端Ｑ、
は共に“１”になつている。
ル）の期間、′においては、トランジスタ
T5′，T6′はオフであるが、トランジスタT3′，
T7′がオンし、コンデンサC1′，C2′にそれまで
充電されていた電荷は放電する。したがつてこ
のときフリツプフロツプ２６′の出力端Ｑ、
は共に“１”になつている。
(ロ) クロツクパルスがローレベル（“０”レベ
ル）の期間、′においては、トランジスタ
T5′，T6′はオン、トランジスタT3′，T4′はオ
フ、トランジスタT1′，T2′は前記電圧VR、VI
の大きさに対応した抵抗になつている。したが
つてVR＜VIの期間には、電源端子３１から
トランジスタT5′，T1′を経てコンデンサC1′に
流れる充電電流の方が、電源端子３１からトラ
ンジスタT6′，T2′を経てコンデンサC2′に流れ
る充電電流よりも大きく、ノードA′の方がノ
ードB′よりも早くフリツプフロツプ２６′の閾
値電圧VTHに達し、フリツプフロツプ２６′は
リセツト入力端Ｒの“１”入力により出力端
が“０”になる。
ル）の期間、′においては、トランジスタ
T5′，T6′はオン、トランジスタT3′，T4′はオ
フ、トランジスタT1′，T2′は前記電圧VR、VI
の大きさに対応した抵抗になつている。したが
つてVR＜VIの期間には、電源端子３１から
トランジスタT5′，T1′を経てコンデンサC1′に
流れる充電電流の方が、電源端子３１からトラ
ンジスタT6′，T2′を経てコンデンサC2′に流れ
る充電電流よりも大きく、ノードA′の方がノ
ードB′よりも早くフリツプフロツプ２６′の閾
値電圧VTHに達し、フリツプフロツプ２６′は
リセツト入力端Ｒの“１”入力により出力端
が“０”になる。
これに対してVR＞VIの期間′には、上記と逆
にコンデンサC2′の方がコンデンサC1′よりも充電
速度が早くなり、ノードB′の方がノードA′より
も早くフリツプフロツプ２６′の閾値VTHに達し、
フリツプフロツプ２６′はセツト入力端Ｓの“１”
入力により出力端Ｑが“０”になり、出力端は
“１”のままである。
にコンデンサC2′の方がコンデンサC1′よりも充電
速度が早くなり、ノードB′の方がノードA′より
も早くフリツプフロツプ２６′の閾値VTHに達し、
フリツプフロツプ２６′はセツト入力端Ｓの“１”
入力により出力端Ｑが“０”になり、出力端は
“１”のままである。
いま、VI、VRがVTHN〜VDDの場合、前記第１の
比較器４１はVI＞VRのときＱ出力が“１”、VI＜
VRのとき出力が“１”になる。そして、切換
選択回路５０は、上記Ｑ出力が“１”のとき、ノ
アゲート４３の出力が“０”、アンドゲート４５
の出力が“０”、インバータ４４の出力が“１”、
アンドゲート４６の出力が“１”、ノアゲート４
７の出力が“０”、インバータ４８の出力が“１”
となり、前記出力が“１”のときにはノアゲー
ト４３の出力が“０”、インバータ４４の出力が
“１”、アンドゲート４５，４６の出力がそれぞれ
“０”、ノアゲート４７の出力が“１”、インバー
タ４８の出力が“０”になる。すなわち、第１の
比較器４１のＱ出力の“１”、“０”に応じて比較
出力端子４９の出力レベルが定まる。このとき、
アンドゲート４５の一方入力は“０”であり、こ
こで第２の比較器４２からインバータ５０を経て
くる出力は禁止される。
比較器４１はVI＞VRのときＱ出力が“１”、VI＜
VRのとき出力が“１”になる。そして、切換
選択回路５０は、上記Ｑ出力が“１”のとき、ノ
アゲート４３の出力が“０”、アンドゲート４５
の出力が“０”、インバータ４４の出力が“１”、
アンドゲート４６の出力が“１”、ノアゲート４
７の出力が“０”、インバータ４８の出力が“１”
となり、前記出力が“１”のときにはノアゲー
ト４３の出力が“０”、インバータ４４の出力が
“１”、アンドゲート４５，４６の出力がそれぞれ
“０”、ノアゲート４７の出力が“１”、インバー
タ４８の出力が“０”になる。すなわち、第１の
比較器４１のＱ出力の“１”、“０”に応じて比較
出力端子４９の出力レベルが定まる。このとき、
アンドゲート４５の一方入力は“０”であり、こ
こで第２の比較器４２からインバータ５０を経て
くる出力は禁止される。
これに対してVI、VRが０〜VTHNの場合、たと
えばVTHN＝＋1.0V、VR＝＋0.5V、VI＝0Vまたは
＋0.7Vの場合、第１の比較器４１のトランジス
タT1，T2はカツトオフし、ノードＡ、Ｂは“１”
レベルのままとなり、Ｑ出力、出力とも“０”
になる。したがつて、切換選択回路５０におい
て、ノアゲート４３の出力、すなわちアンドゲー
ト４５の一方入力は“１”になるが、他方のアン
ドゲート４６は禁止状態になる。そしてこの場
合、第２の比較器４２の動作範囲は０〜（VDD−
｜VTHP｜）であつて、その出力はVI＞VRのと
き“０”、VI＜VRのとき“１”となつているの
で、この出力がインバータ５０により反転され
て上記アンドゲート４５を経てさらにノアゲート
４７、インバータ４８を経て比較出力端子４９に
導出される。
えばVTHN＝＋1.0V、VR＝＋0.5V、VI＝0Vまたは
＋0.7Vの場合、第１の比較器４１のトランジス
タT1，T2はカツトオフし、ノードＡ、Ｂは“１”
レベルのままとなり、Ｑ出力、出力とも“０”
になる。したがつて、切換選択回路５０におい
て、ノアゲート４３の出力、すなわちアンドゲー
ト４５の一方入力は“１”になるが、他方のアン
ドゲート４６は禁止状態になる。そしてこの場
合、第２の比較器４２の動作範囲は０〜（VDD−
｜VTHP｜）であつて、その出力はVI＞VRのと
き“０”、VI＜VRのとき“１”となつているの
で、この出力がインバータ５０により反転され
て上記アンドゲート４５を経てさらにノアゲート
４７、インバータ４８を経て比較出力端子４９に
導出される。
上述した比較器によれば、それぞれの動作範囲
の一部が重なる２個のCMOS比較器を用い、一
方の比較器の出力によつて正常な動作範囲で動作
しているか否かを判定し、正常ならその出力を選
択し、正常でないなら他方の比較器の出力を選択
して導出するものである。したがつて、一方の動
作範囲の上端から他方の動作範囲の下端まで動作
範囲を拡大することができる。
の一部が重なる２個のCMOS比較器を用い、一
方の比較器の出力によつて正常な動作範囲で動作
しているか否かを判定し、正常ならその出力を選
択し、正常でないなら他方の比較器の出力を選択
して導出するものである。したがつて、一方の動
作範囲の上端から他方の動作範囲の下端まで動作
範囲を拡大することができる。
なお、上述実施例においては、切換選択回路５
０は、第１のＲ−Ｓフリツプフロツプ２６の２出
力状態の検出結果に応じて出力選択を行つたが、
これに代えて第２のＲ−Ｓフリツプフロツプ２
６′の２出力状態の検出結果に応じて出力選択を
行なうように回路接続を変更してもよい。
０は、第１のＲ−Ｓフリツプフロツプ２６の２出
力状態の検出結果に応じて出力選択を行つたが、
これに代えて第２のＲ−Ｓフリツプフロツプ２
６′の２出力状態の検出結果に応じて出力選択を
行なうように回路接続を変更してもよい。
本発明は上述したように、比較可能な電圧レン
ジを接地電位から電源電圧までの範囲に拡大し得
る比較器を提供できる。
ジを接地電位から電源電圧までの範囲に拡大し得
る比較器を提供できる。
第１図は従来の比較器を示す回路図、第２図は
従来考えられている比較器を示す回路図、第３図
は第２図の動作を説明するために示す波形図、第
４図は本発明に係る比較器の一実施例を示す回路
図、第５図は第４図の動作を説明するために示す
波形図である。 ２１，２１′……比較回路、２６，２６′……Ｒ
−Ｓフリツプフロツプ、２９，３１……電源端
子、５０……切換選択回路、T1〜T6，T1′〜
T6′……トランジスタ。
従来考えられている比較器を示す回路図、第３図
は第２図の動作を説明するために示す波形図、第
４図は本発明に係る比較器の一実施例を示す回路
図、第５図は第４図の動作を説明するために示す
波形図である。 ２１，２１′……比較回路、２６，２６′……Ｒ
−Ｓフリツプフロツプ、２９，３１……電源端
子、５０……切換選択回路、T1〜T6，T1′〜
T6′……トランジスタ。
Claims (1)
- １ 第１電源端子にそれぞれ一端が接続されたＰ
チヤンネルのトランジスタT5，T6および第２電
源端子にそれぞれ一端が接続されたＮチヤンネル
のトランジスタT3，T4ならびに前記トランジス
タT5，T3の各他端間およびT6，T4の各他端間に
それぞれ対応して挿入されそれぞれのゲートに対
応して基準電圧VRおよび比較電圧VIが印加され
るＮチヤンネルのトランジスタT1，T2を備え、
上記トランジスタT5，T6，T3，T4の各ゲートに
クロツクパルスφが印加される第１のCMOS（相
補型絶縁ゲート電界効果トランジスタ）比較回路
と、この比較回路の前記トランジスタT5，T6の
各他端に対応して一対の入力端が接続される第１
のＲ−Ｓフリツプフロツプと、前記第１電源端子
にそれぞれ一端が接続されたＰチヤンネルのトラ
ンジスタT5′，T6′および第２電源端子にそれぞれ
一端が接続されたＮチヤンネルのトランジスタ
T3′，T4′ならびに前記トランジスタT5′，T3′の各
他端間およびT6′，T4′の各他端間にそれぞれ対応
して挿入されそれぞれのゲートに対応して前記基
準電圧VRおよび比較電圧VIが印加されるＰチヤ
ンネルのトランジスタT1′，T2′を備え、上記トラ
ンジスタT5′，T6′，T3′，T4′の各ゲートに前記ク
ロツクパルスφとは逆相のクロツクパルスが印
加される第２のCMOS比較回路と、この比較回
路の前記トランジスタT3′，T4′の各他端に対応し
て一対の入力端が接続される第２のＲ−Ｓフリツ
プフロツプと、この第２のフリツプフロツプの出
力状態もしくは前記第１のフリツプフロツプの出
力状態を検知し、その出力状態に応じて第２のフ
リツプフロツプの出力もしくは第１のフリツプフ
ロツプの出力を選択して導出する切換選択回路と
を具備することを特徴とする比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18640181A JPS5888919A (ja) | 1981-11-20 | 1981-11-20 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18640181A JPS5888919A (ja) | 1981-11-20 | 1981-11-20 | 比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5888919A JPS5888919A (ja) | 1983-05-27 |
| JPH0159773B2 true JPH0159773B2 (ja) | 1989-12-19 |
Family
ID=16187756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18640181A Granted JPS5888919A (ja) | 1981-11-20 | 1981-11-20 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888919A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536663A (en) * | 1983-07-01 | 1985-08-20 | Motorola, Inc. | Comparator circuit having full supply common mode input |
| US4755696A (en) * | 1987-06-25 | 1988-07-05 | Delco Electronics Corporation | CMOS binary threshold comparator |
| US5148162A (en) * | 1991-04-09 | 1992-09-15 | Tektronix, Inc. | Analog-to-digital converter comparator circuit utilizing a reverse polarity sampling technique |
| CN103023437B (zh) * | 2012-12-17 | 2015-11-18 | 清华大学深圳研究生院 | 一种校正失调电压的动态比较器 |
-
1981
- 1981-11-20 JP JP18640181A patent/JPS5888919A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5888919A (ja) | 1983-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4920282A (en) | Dynamic latch circuit for preventing short-circuit current from flowing during absence of clock pulses when under test | |
| JPH0159772B2 (ja) | ||
| JP2570471B2 (ja) | クロックドライバー回路 | |
| JPH0659024B2 (ja) | 時定数回路 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JPH0159773B2 (ja) | ||
| JPH0611102B2 (ja) | 信号検出回路 | |
| JP2674369B2 (ja) | Ａ／ｄ変換器 | |
| US5589784A (en) | Method and apparatus for detecting changes in a clock signal to static states | |
| JPS6143896B2 (ja) | ||
| JPS60137122A (ja) | 信号遅延回路 | |
| JPS607854B2 (ja) | 単安定マルチバイブレ−タ回路 | |
| JP2754552B2 (ja) | コンパレータ | |
| JPS6243367B2 (ja) | ||
| JPH09181597A (ja) | レベルシフト回路 | |
| JPH09326687A (ja) | 半導体集積回路 | |
| JPH0537380A (ja) | 電流セル回路 | |
| JP2885670B2 (ja) | Ｃｒ発振回路 | |
| JP2919187B2 (ja) | 基板電位供給回路 | |
| JPH09135157A (ja) | パワーオンリセット回路 | |
| JPH05145382A (ja) | パルス遅延回路 | |
| JPS5887911A (ja) | 比較器 | |
| JPH0656879B2 (ja) | 半導体集積回路 | |
| JPS6393222A (ja) | ダイナミツク論理回路 | |
| JPH03154111A (ja) | クリア信号発生回路 |