JPH0160836B2 - - Google Patents
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- JPH0160836B2 JPH0160836B2 JP56184986A JP18498681A JPH0160836B2 JP H0160836 B2 JPH0160836 B2 JP H0160836B2 JP 56184986 A JP56184986 A JP 56184986A JP 18498681 A JP18498681 A JP 18498681A JP H0160836 B2 JPH0160836 B2 JP H0160836B2
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- circuit
- signal
- note
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Description
この発明はメロデイ音演奏用鍵盤または鍵域で
押下されている鍵のうちの特定音（例えば最低
音）の音域に関連し、伴奏音演奏用鍵盤または鍵
域で押下されている鍵と同一音名の音を前記メロ
デイ音演奏用鍵盤または鍵域で押下されている鍵
の音とともに発音する電子楽器に関する。 従来、この種の電子楽器としては先に同出願人
が提出した特願昭55−49958号、発明の名称「電
子楽器」の明細書に記載された装置がある。この
装置は、上鍵盤で押下された特定の鍵の音（例え
ば最低音）の音域に関連し、下鍵盤で押下されて
いる鍵と同一音名の音をメロデイ付加音として上
記上鍵盤で押下された鍵の音（メロデイ音）とと
もに発音するものである。ところで上記メロデイ
付加音は、メロデイ音を引きたたせるためのもの
であり、あくまでもメロデイ音に対して付加的な
ものなので、メロデイ付加音を同時にあまり多く
発音してしまうことはメロデイ音がぼけてしまう
ことからも好しくない。そこで、メロデイ付加音
に対する発音チヤンネル数を例えば「３」のよう
に少数に限定し、この発音チヤンネルにメロデイ
付加音を割当てて発音するようにしてメロデイ付
加音の同時最大発音数を制限する構成が考えられ
るが、このような構成によるといかなる優先順位
により発音すべき（割当てるべき）音を選択する
かが問題となる。例えば、割当て回路で一般に用
いられているように押鍵のあつた順に割当てると
すると、このようにして割当てられた音はメロデ
イ音と必ずしも調和しないことがある。 この発明は上述した点に鑑みてなされたもの
で、メロデイ付加音に対する上記選択を基準とな
るメロデイ音との調和を考えた所定の優先順位で
行うようにした電子楽器を提供することを目的と
する。 この発明によれば、メロデイ付加音に対して所
定のメロデイ音を基準とする優先順位を付し、こ
の優先順位にしたがつて発音すべきメロデイ付加
音を選択するようにしている。 以下、この発明を添付図面に示した一実施例を
参照して詳細に説明する。 第１図は、この発明に係わる電子楽器の一実施
例を概略ブロツク図で示したものである。この実
施例は、メロデイ音演奏用の上鍵盤１および伴奏
音演奏用の下鍵盤２およびペダル鍵盤３を有して
おり、上鍵盤１によるメロデイ音の演奏および下
鍵盤２、ペダル鍵盤３による伴奏音の演奏をそれ
ぞれ独立して行うことができるとともに、メロデ
イ付加音選択スイツチ４およびメロデイ付加音モ
ード指定スイツチ５の操作により、上鍵盤１での
押下鍵および下鍵盤２での押下鍵に関連したメロ
デイ付加音を発生できるようになつている。な
お、メロデイ付加音選択スイツチ４はメロデイ付
加音を発音するか否かを選択するスイツチ、メロ
デイ付加音モード指定スイツチ５は次に説明する
メロデイ付加音の２つの発生モード、すなわちク
ローズモードとオープンモードを選択するもので
ある。ここでメロデイ付加音とは上鍵盤１で押下
された鍵のうちの特定の鍵（この実施例では上鍵
盤１の押下鍵のうちの最低音に対応する鍵）の低
音側所定鍵域に含まれ、下鍵盤２で押下された鍵
と同一音名の音で、メロデイ音とともに自動的に
発音される音のことであり、メロデイ付加音のク
ローズモードとは上記所定鍵域が上鍵盤１で押下
された最低音の鍵に対して低音側第３鍵から第11
鍵までの鍵域となるモード、オープンモードとは
上記所定鍵域が上鍵盤１で押下された最低音の鍵
に対して低音側第６鍵から第17鍵までの鍵域とな
るモードである。 上鍵盤１、下鍵盤２、ペダル鍵盤３で押下され
た鍵は、押鍵検出回路６により検出され、押鍵検
出回路６はこの検出に対応して鍵下鍵の音名を示
す４ビツトのノートコードＮ４〜Ｎ１、オクター
ブ音域を示す３ビツトのオクターブコードＢ３〜
Ｂ１および押下鍵の属する鍵盤を示す上鍵盤信号
Ｕ、下鍵盤信号Ｌ、ペダル鍵盤信号Ｐを発生す
る。後述する詳細回路の理解のためにこの実施例
で用いられているノートコードＮ４〜Ｎ１、オク
ターブコードＢ３〜Ｂ１を表に示すと第１表およ
び第２表のようになる。
押下されている鍵のうちの特定音（例えば最低
音）の音域に関連し、伴奏音演奏用鍵盤または鍵
域で押下されている鍵と同一音名の音を前記メロ
デイ音演奏用鍵盤または鍵域で押下されている鍵
の音とともに発音する電子楽器に関する。 従来、この種の電子楽器としては先に同出願人
が提出した特願昭55−49958号、発明の名称「電
子楽器」の明細書に記載された装置がある。この
装置は、上鍵盤で押下された特定の鍵の音（例え
ば最低音）の音域に関連し、下鍵盤で押下されて
いる鍵と同一音名の音をメロデイ付加音として上
記上鍵盤で押下された鍵の音（メロデイ音）とと
もに発音するものである。ところで上記メロデイ
付加音は、メロデイ音を引きたたせるためのもの
であり、あくまでもメロデイ音に対して付加的な
ものなので、メロデイ付加音を同時にあまり多く
発音してしまうことはメロデイ音がぼけてしまう
ことからも好しくない。そこで、メロデイ付加音
に対する発音チヤンネル数を例えば「３」のよう
に少数に限定し、この発音チヤンネルにメロデイ
付加音を割当てて発音するようにしてメロデイ付
加音の同時最大発音数を制限する構成が考えられ
るが、このような構成によるといかなる優先順位
により発音すべき（割当てるべき）音を選択する
かが問題となる。例えば、割当て回路で一般に用
いられているように押鍵のあつた順に割当てると
すると、このようにして割当てられた音はメロデ
イ音と必ずしも調和しないことがある。 この発明は上述した点に鑑みてなされたもの
で、メロデイ付加音に対する上記選択を基準とな
るメロデイ音との調和を考えた所定の優先順位で
行うようにした電子楽器を提供することを目的と
する。 この発明によれば、メロデイ付加音に対して所
定のメロデイ音を基準とする優先順位を付し、こ
の優先順位にしたがつて発音すべきメロデイ付加
音を選択するようにしている。 以下、この発明を添付図面に示した一実施例を
参照して詳細に説明する。 第１図は、この発明に係わる電子楽器の一実施
例を概略ブロツク図で示したものである。この実
施例は、メロデイ音演奏用の上鍵盤１および伴奏
音演奏用の下鍵盤２およびペダル鍵盤３を有して
おり、上鍵盤１によるメロデイ音の演奏および下
鍵盤２、ペダル鍵盤３による伴奏音の演奏をそれ
ぞれ独立して行うことができるとともに、メロデ
イ付加音選択スイツチ４およびメロデイ付加音モ
ード指定スイツチ５の操作により、上鍵盤１での
押下鍵および下鍵盤２での押下鍵に関連したメロ
デイ付加音を発生できるようになつている。な
お、メロデイ付加音選択スイツチ４はメロデイ付
加音を発音するか否かを選択するスイツチ、メロ
デイ付加音モード指定スイツチ５は次に説明する
メロデイ付加音の２つの発生モード、すなわちク
ローズモードとオープンモードを選択するもので
ある。ここでメロデイ付加音とは上鍵盤１で押下
された鍵のうちの特定の鍵（この実施例では上鍵
盤１の押下鍵のうちの最低音に対応する鍵）の低
音側所定鍵域に含まれ、下鍵盤２で押下された鍵
と同一音名の音で、メロデイ音とともに自動的に
発音される音のことであり、メロデイ付加音のク
ローズモードとは上記所定鍵域が上鍵盤１で押下
された最低音の鍵に対して低音側第３鍵から第11
鍵までの鍵域となるモード、オープンモードとは
上記所定鍵域が上鍵盤１で押下された最低音の鍵
に対して低音側第６鍵から第17鍵までの鍵域とな
るモードである。 上鍵盤１、下鍵盤２、ペダル鍵盤３で押下され
た鍵は、押鍵検出回路６により検出され、押鍵検
出回路６はこの検出に対応して鍵下鍵の音名を示
す４ビツトのノートコードＮ４〜Ｎ１、オクター
ブ音域を示す３ビツトのオクターブコードＢ３〜
Ｂ１および押下鍵の属する鍵盤を示す上鍵盤信号
Ｕ、下鍵盤信号Ｌ、ペダル鍵盤信号Ｐを発生す
る。後述する詳細回路の理解のためにこの実施例
で用いられているノートコードＮ４〜Ｎ１、オク
ターブコードＢ３〜Ｂ１を表に示すと第１表およ
び第２表のようになる。
【表】
【表】
【表】
押鍵検出回路６から押下鍵の検出に対応して発
生されるノートコードＮ４〜Ｎ１、オクターブコ
ードＢ３〜Ｂ１および鍵盤信号Ｕ、Ｌ、Ｐは発音
割当て回路７に加えられる。発音割当て回路７
は、７チヤンネルの上鍵盤専用チヤンネルUK１
〜UK７、７チヤンネルの下鍵盤専用チヤンネル
LK１〜LK７、１チヤンネルのペダル鍵盤専用チ
ヤンネルPK、１チヤンネルの予備チヤンネル
ARが設定されており、押鍵検出回路６から発生
される鍵盤信号Ｕ、Ｌ、Ｐに対応して押鍵検出回
路６から発生されるノートコードＮ４〜Ｎ１、オ
クターブコードＢ３〜Ｂ１をそれぞれ対応する専
用チヤンネルのいずれかに割当てる制御を行う。
また発音割当て回路７は押鍵検出回路６から発生
されるノートコードＮ４〜Ｎ１、オクターブコー
ドＢ３〜Ｂ１および鍵盤信号Ｕ、Ｌ、Ｐを監視
し、当該信号に対応する鍵が押下中であると
“１”となるキーオン信号KOを各チヤンネル別
に形成する。そして上記各チヤンネルに割当てら
れたノートコードＮ４〜Ｎ１、オクターブコード
Ｂ３〜Ｂ１およびキーオン信号KOは第２図ａに
示すように４ビツトのキーコード信号KC１〜KC
４にマルチプレクスされ、時分割で出力される。
なお、発音割当て回路７の出力（KC１〜KC４）
において、“1111”を同期信号SYとして用いた関
係上、“1111”に対応するＣ音のノートコードＮ
４〜Ｎ１はノートコードとして使われていない
“1100”に変換して出力される。ただし後述する
ように発音割当て回路７の出力をデマルチプレク
スする際に“1100”はＣ音を表わす“1111”に戻
される。また、第２図ａにおいて３つのタイムス
ロツトによつて１チヤンネル分の内容を表わして
おり、同期信号SY、ペダル鍵盤専用チヤンネル
PKの内容、上鍵盤専用チヤンネルUK１〜UK７
の内容、下鍵盤専用チヤンネルLK１〜LK７の内
容、予備チヤンネルARの内容の順で出力され
る。なお予備チヤンネルARはこの実施例では特
に用いられていない。 また発音割当て回路７にはダンプ効果を選択す
るダンプスイツチ８の出力が加えられており、こ
のダンプスイツチ８の出力（ダンプ信号DMP）
は上鍵盤専用チヤンネルUK１の第１タイムスロ
ツトの信号KC２に割当てられて発音割当て回路
７から出力される。なおこのような発音割当て回
路は公知となつているので、この明細書ではその
詳細説明を省略する。 発音割当て回路７から出力されるキーコード信
号KC１〜KC４は上鍵盤メロデイ音形成回路９、
下鍵盤伴奏音形成回路１０、ペダル鍵盤伴奏音形
成回路１１に加えられ、キーコード信号KC1〜
KC4に対応してそれぞれ上鍵盤メロデイ音、下鍵
盤伴奏音、ペダル鍵盤伴奏音を示す楽音信号が形
成される。そしてこれら楽音信号はメロデイ音音
色回路１３、下鍵盤伴奏音音色回路１４、ペダル
鍵盤伴奏音音色回路１５を介してサウンドシステ
ム１６に加えられ、上鍵盤メロデイ音、下鍵盤伴
奏音、ペダル鍵盤伴奏音として発音される。ここ
で上記形成回路９，１０，１１および音色回路１
３，１４，１５およびサウンドシステム１６はそ
れぞれ周知の回路から構成することができるので
詳細説明は行わない。 また発音割当て回路７の出力キーコード信号
KC１〜KC４はメロデイ付加音形成回路１２に加
えられる。メロデイ付加音形成回路１２はキーコ
ード信号KC１〜KC４に含まれる上鍵盤専用チヤ
ンネルUK１〜UK７に割当てられたノートコー
ドＮ４〜Ｎ１、オクターブコードＢ３〜Ｂ１、下
鍵盤専用チヤンネルLK１〜LK７に割当てられた
ノートコードＮ４〜Ｎ１、上鍵盤専用チヤンネル
UK１に割当てられたダンプ信号DMPおよびメ
ロデイ付加音選択スイツチ４、メロデイ付加音モ
ード指定スイツチ５の出力に基づき所定のメロデ
イ付加音を示す楽音信号を形成する。このメロデ
イ付加音形成回路１２の動作はメロデイ付加音モ
ード指定スイツチ５によりクローズモードが選択
された場合とオープンモードが選択された場合と
で発生楽音が異なり、またダンプ信号DMPが
“１”（ダンプモードが選択されている）、“０”
（ダンプモードが選択されていない）でその発音
態様が異なる。 まずクローズモードが選択された場合は、上鍵
盤１で押下されている鍵のうち最低音を示す鍵か
ら低音側第３番目から第11番目までの鍵域、すな
わち上記最低音を示す鍵に隣接する低音側２つの
鍵を除いて低音側１オクターブの鍵域で、下鍵盤
２で押下されている鍵と同一音名でかつ所定の優
先順位によつて選択された３つまでの音がメロデ
イ付加音として指定される。ここで所定の優先順
位とは上記最低音から低音側第３番目の鍵の音名
と同一音名の音を最優先とするものであり、以下
低音側となる音ほど優先順位が低くなつている。 例えば、上鍵盤１で第４オクターブのＦ音、す
なわちF4音が押下されている場合に関し、第３
図を用いて説明すると、この場合のメロデイ付加
音の発音音域はF4音を基準として低音側第３番
目の鍵から第11番目までの鍵までの鍵域、すなわ
ちD4音からＦ＃2音までを示す鍵域となる。ここ
で音名Ｃ，Ｅ，Ｇ，Ａ＃の鍵例えばC2音、E3音、
G3音、Ａ＃3音の鍵が下鍵盤２で押下されている
とすると、下鍵盤２で押下されている鍵と同一音
名で上記鍵域に含まれる音、すなわちG3音とＡ
＃3音とC3音とがメロデイ付加音として選択され
る。この場合、メロデイ付加音として指定される
音は３音となるので上記優先順位は問問題となら
ないが、上記鍵域に含まれる音と同一音名の鍵が
４つ以上下鍵盤２において押鍵された場合はＤ
音、Ｃ＃音、Ｃ音…という優先順位で上位３つの
音がメロデイ付加音として指定される。 またオープンモードが選択された場合は、上鍵
盤１で押下されている鍵のうち最低音を示す鍵か
ら低音側第６番目の鍵から第17番目までの鍵域、
すなわち上記最低音よりも半オクターブ下の音を
示す鍵から低音側１オクターブの鍵域で、下鍵盤
２で押下されている鍵と同一音名でかつ所定の優
先順位によつて選択された３つまでの音がメロデ
イ付加音として指定される。ここで所定の優先順
位とは上記最低音から低音側第３番目の鍵と同一
音名の音を最優先とするもので、以下低音側とな
る音ほど優先順位が低くなつている。ただし、こ
の場合、上記最低音を示す鍵およびこの鍵に隣接
する低音側２つの鍵の計３つの鍵と同一音名の音
は上記最優順位によらず優先順位が低く設定され
ている。 例えば、オープンモードにおいて前述したクロ
ーズモードと同様に上鍵盤１でF4音が押下され
ている場合を考えると、この場合のメロデイ付加
音発音音域は、第３図に示すようにF4音を基準
として低音側第６番目の鍵から第17番目までの鍵
域、すなわちB3音からC2音までの鍵域となる。
ここでC2音、E3音、G3音、Ａ＃3音の４つの鍵が
下鍵盤２で押下されているとすると、下鍵盤２で
押下されている鍵と同一音名で上記鍵域に含まれ
る音、すなわちC2音、E3音、G3音、Ａ＃3音がメ
ロデイ付加音の候補となるが、前述したように基
準となる上鍵盤最低音（この場合はF4音）の鍵
と隣接する鍵と同一音名の音（この場合はE3音）
は優先順位が低く設定されているのでE3音はメ
ロデイ付加音として指定されず、C2音、G3音、
Ａ＃3音の３つの音がメロデイ付加音として指定
される。 またメロデイ付加音形成回路１２は３つの発音
チヤンネルch１〜ch３を有し、上記メロデイ付
加音を上記３つの発音チヤンネルch１〜ch３の
いずれかに割当てて発音するようになつているが
ダンプ信号DMPが“１”か“０”かによつて
（ダンプ効果が選択されているか否かによつて）
次のように発音態様が異なる。すなわち、ダンプ
信号DMPが“１”で、ダンプモードが選択され
ている場合は、発音チヤンネルch1〜ch3に割当
てられている音が離鍵したとみなされると（減衰
中となると）該離鍵とみなされたときから一定時
間の間その発音チヤンネルへの新たな割当てが禁
止される。これは、離鍵とみなされた鍵の音が充
分減衰する前に新たな音を割当てると、既に発音
している音と新たに割当てられた音との間に急激
なピツチ差が生じクリツク音が生じることがある
からである。ダンプモードが選択されていると離
鍵とみなされた音は急激に減衰するので、離鍵と
みなされたときから一定時間の間その発音チヤン
ネルへの新たな割当てを禁止するように構成し、
この一定時間を適宜設定すれば（この実施例では
25msに設定されている）上記クリツク音を完全
に除去することができる。 またダンプ信号DMPが“０”で、ダンプモー
ドが選択されていない場合は新たな音の発音割当
てがあるとこの音の発音を一定時間遅延するとと
もに既に割当てられていた音を急激に減衰させる
ようにしている。一般にダンプモードが選択され
ていないと離鍵とみなされてもその音は急激には
減衰しない。したがつて、ダンプモードが選択さ
れていない場合に離鍵とみなされたときから一定
時間そのチヤンネルでの割当てを禁止するという
前述した構成をとると、演奏上問題が生じない程
度の時間で上記一定時間を設定したのでは既に割
当てられていた音はクリツク音が生じない程度ま
で減衰せず、これによつてクリツク音の発生を充
分に除去することができない。そこで、ダンプモ
ードが選択されていない場合には、新たな音の発
音割当てがあるとこの音の発音を一定時間遅延さ
せるとともに既に割当てられていた音を強制的に
減衰させるという構成をとつている。 第４図以下は、上記メロデイ付加音形成回路１
２の詳細を示すもので、まず第４図にしたがつて
このメロデイ付加音形成回路１２の既略を説明し
た後以下の詳細回路の説明を行う。 第４図において、キーコードデマルチ回路２１
は発音割当て回路７から送出されたキーコード信
号KC１〜KC４をデマルチプレクスするためのも
ので、キーコードデマルチ回路２１は発音割当て
回路７から送出されたキーコード信号KC１〜KC
４に対応して各チヤンネルPK、UK１〜UK７、
LK１〜LK７に割当てられたノートコードＮ４〜
Ｎ１、オクターブコードＢ３〜Ｂ１、キーオン信
号KOおよびダンプ効果を選択するか否かを示す
ダンプ信号DMPを出力する。またタイミング信
号発生回路２２はこのメロデイ付加音形成回路１
２で用いられる種々のタイミング信号（第２図ｂ
〜ｒ参照）および所定周期のパルスP0を発音割
当て回路７から送出されたキーコード信号KC１
〜KC４に基づいて形成するものである。 UK最低音検出回路２３は、キーコードデマル
チ回路２１から出力される上鍵盤専用チヤンネル
UK１〜UK７に割当てられたノートコードＮ４
〜Ｎ１およびオクターブコードＢ３〜Ｂ１に基づ
き上鍵盤１で押下されている鍵のうちの最低音に
対応する鍵を検出する。そしてこの検出した鍵の
音名を示すノートコードUN４〜UN１を出力す
る。またUK最低音検出回路２３は形成するメロ
デイ付加音の音域を決定するためのノートコード
UN４′，UN３〜UN１およびオクターブコード
UB３′〜UB１′を発生する。このノートコード
UN４′、UN３〜UN１およびオクターブコード
UB３′〜UB１′はメロデイ付加音発生モードが
クローズモードのときとオープンモードのときと
で異なるもので、クローズモードのときは、上記
検出した最低音に対応する鍵のノートコードUN
４〜UN１およびオクターブコードUB３〜UB１
に等しく、オープンモードのときは上記最低音に
対応する鍵よりも半オクターブ低い音のノートコ
ードおよびオクターブコードに対応している。な
お、前掲の第１表から明らかなようにある音名の
ノートコードＮ４〜Ｎ１とこの音名と半オクター
ブ異なる音名のノートコードＮ４〜Ｎ１は第１ビ
ツトＮ１か第３ビツトＮ３まで等しく第４ビツト
Ｎ４のみ異なるので、メロデイ付加音の音域を決
定するための上記ノートコードはUN４′、UN３
〜UN１で表わされている。 UK最低音検出回路２３から出力される上記ノ
ートコードUN４′、UN３〜UN１は音源部２４
に加えられる。音源部２４は各音名毎に正規の音
高の音源信号Ｈとこの正規の音高の音源信号Ｈよ
りも音高が１オクターブ低い音源信号Ｌの２種類
の音源信号を発生するＨ／Ｌ音源クロツク発生回
路２４１およびこの音源信号ＨまたはＬを上記
UK最低音検出回路２３から出力されるノートコ
ードUN４′、UN３〜UN１に対応して音名別に
切換えて各チヤンネルch１〜ch３別に出力する
12音源信号発生回路２４２，２４３，２４４をそ
なえている。この音源部２４におけるノートコー
ドUN４′、UN３〜UN１に対応する切換えは、
ノートコードUN４′、UN３〜UN１が示す音名
よりも低音側の音名に関しては正規の音高の音源
信号Ｈを出力し、高音側の音名に関しては１オク
ターブ低い音源信号Ｌを出力するようになつてい
る。すなわち第３図に示した上鍵盤最低音鍵を
F4音とする例を参照してこの関係をみると、ク
ローズモードの場合は、メロデイ付加音のオクタ
ーブを決定するためのオクターブコードUB３′
〜UB１′としてUK最低音検出回路２３からは第
４オクターブを示すものが出力されるが、上述の
ように音名Ｆより高音側の音名Ｆ＃〜Ｃに関して
は音源部２４から１オクターブ低い音源信号Ｌが
選択出力されるので、上記第４オクターブを示す
オクターブコードUB３′〜UB１′によつて第３
オクターブのＦ＃音、すなわちＦ＃3音から第４
オクターブのＦ音、すなわちF4音までの音域の
音を指定できる。 またオープンモードの場合は、F4音より半オ
クターブ低い音、すなわちB3音が属する第３オ
クターブを示すオクターブコードがメロデイ付加
音のオクターブコードUB３′〜UB１′としてUK
最低音検出回路２３から出力されるが、Ｂ音より
も高音側の音名Ｃに関しては音源部２４において
１オクターブ低い音源信号Ｌが選択されるので、
上記第３オクターブを示すオクターブコードUB
３′〜UB１′によつて第２オクターブのＣ音、す
なわちC2音から第３オクターブのＢ音、すなわ
ちB3音までの音域の音を指定できる。 優先回路２５は、下鍵盤２で押下された鍵の音
名に所定の優先順位を付与するもので、UK最低
音検出回路２３から出力される上鍵盤最低音の音
名を示すノートコードUN４〜UN１を基にキー
コードデマルチ回路２１から出力される下鍵盤専
用チヤンネルLK１〜LK７に割当てられているノ
ートコードＮ４〜Ｎ１に対応する信号が所定の優
先順位を付されて取り込まれる。なお、クローズ
モードの場合は、この優先回路２５において上鍵
盤最低音の低音側に隣接する２つの音名を示す信
号の取り込みが禁止されている。 LKノート一時メモリ２６は、優先回路２５に
よつて優先順位が付されたノートコードＮ４〜Ｎ
１のうち優先順位が高い方から順に３つのノート
コードまでを選択しコードLN４〜LN１として
記憶する。このノートコードLN４〜LN１はメ
ロデイ付加音の音名を指定するものとなる。 LKノート一時メモリ２６に記憶されたノート
コードLN１〜LN４はLKノートデータメモリ２
７に加えられ、またUK最低音検出回路２３から
出力されるオクターブコードUB３′〜UB１′は
UKオクターブデータメモリ２８に加えられる。
LKノートデータメモリ２７およびUKオクター
ブデータメモリ２８はそれぞれ３つの時分割発音
チヤンネルch１〜ch３が設定されており、加え
られたノートコードLN４〜LN１およびオクタ
ーブコードUB３′〜UB１′をそれぞれいずれか
のチヤンネル（ch１〜ch３）に割当ててノート
データNH４〜NN１、オクターブデータNB３
〜NB１として時分割で出力する。このLKノー
トデータメモリ２７およびUKオクターブデータ
メモリ２８における割当ては割当て制御回路３０
から出力されるロード信号LOによつて制御され
る。またキーオンメモリ２９は上記LKノートデ
ータメモリ２７およびUKオクターブデータメモ
リ２８の各チヤンネルch１〜ch３に割当てたノ
ートデータNN４〜NN１およびオクターブデー
タNB３〜NB１に対応する音がキーオン中であ
るか否かを示すキーオン信号（キーオン中は
“１”）KON′を記憶するもので、上記ロード信号
LOおよび割当て制御回路３０によるキーオフ検
出に基づきキーオン信号KON′を形成し、これを
各発音チヤンネルにch１〜ch３に対応するチヤ
ンネル時間に同期して時分割で出力する。なお、
ここでキーオンとかキーオフは必ずしも実際の押
鍵、離鍵に対応するものではなく、割当てるべき
ノートコードLN４〜LN１およびオクターブコ
ードUB３′〜UB１′がある場合をキーオンとし、
割当てるべきノートコードLN４〜LN１および
オクターブコードUB３′〜UB１′がなくなつた
場合をキーオフとしている。また割当て制御回路
３０にLKノートデータメモリ２７、UKオクタ
ーブデータメモリ２８、キーオンメモリ２９から
加えられる信号NCEQ、OCEQおよびKON′は割
当てようとするノートコードLN４〜LN１およ
びオクターブコードUB３′〜UB１′が既に割当
て済みであるか否かを判定するための信号、LK
ノート一時メモリ２６から加えられる信号LKは
割当てるべきノートコードLN４〜LN１がある
ことを示す信号、UK最低音検出回路２３から加
えられる信号UKCGは上鍵盤最低音が変化した
ことを示す信号であり、これらの信号については
詳細回路の説明において詳述する。 LKノートデータメモリ２７、UKオクターブ
データメモリ２８、キーオンメモリ２９から時分
割でそれぞれ出力される各チヤンネルch１〜ch
３のノートデータNN４〜NN１、オクターブデ
ータNB３〜NB１、キーオン信号KONは音源選
択開閉部３１に加えられる。音源選択開閉部３１
は音源部２４から出力される音源信号のうち所望
の音名に対応する音源信号をチヤンネル別に選択
するノート選択回路３１１，３１２，３１３、ノ
ート選択回路３１１，３１２，３１３で選択され
た所望の音名に対応する音源信号の中から所望の
オクターブ音域の音源信号をチヤンネル別に選択
するオクターブ選択回路３１４，３１５，３１６
およびオクターブ選択回路３１４，３１５，３１
６から出力される音源信号をチヤンネル別に開閉
する（振幅エンペロープ制御する）開閉回路３１
７，３１８，３１９をそなえており、ノート選択
回路３１１，３１２，３１３はLKノートデータ
メモリ２７から加えられるノートデータNN４〜
NN１によつて制御され、オクターブ選択回路３
１４，３１５，３１６はUKオクターブデータメ
モリ２８から加えられるオクターブデータNB３
〜NB１によつて制御され、開閉回路３１７，３
１８，３１９はキーオンメモリ２９から加えられ
るキーオン信号KONによつて制御される。この
開閉回路３１７，３１８，３１９の出力は１本の
ラインにまとめられ、第１図に示したメロデイ音
音色回路１３を介してサウンドシステム１６に加
えられ、メロデイ付加音として発音されることに
なる。 ところで、メロデイ付加音形成回路１２におけ
る音源部２４の12音源信号発生回路２４２，２４
３，２４４、および音源選択開閉部３１のノート
選択回路３１１，３１２，３１３、オクターブ選
択回路３１４，３１５，３１６、開閉回路３１
７，３１８，３１９においてはラツチ制御回路３
２からのラツチ信号LAまたはLBによつてデータ
UN４′、UN３〜UN１、NN４〜NN１、NB３
〜NB１、KONを各チヤンネルch１〜ch３毎に
ラツチするように構成されている。すなわち、こ
のラツチ信号LAおよびLBが発生しない限り、
UK最低音検出回路２３の出力およびLKノート
データメモリ２７の出力およびUKオクターブデ
ータメモリ２８の出力およびキーオンメモリ２９
の出力が変化したとしても発生されるメロデイ付
加音は変化しない。ラツチ制御回路３２からのラ
ツチ信号LBはキーオンメモリ２９から出力され
るニユーキーオン信号NKOに基づいて発生制御
される。なお、ラツチ制御回路３２からのラツチ
信号LAは定期的に発生される信号である。キー
オンメモリ２９から出力されるニユーキーオン信
号NKOは、ダンプモードが選択されていると
（DMP＝“１”）、割当て制御回路３０から発生さ
れるロード信号LOに基づいて形成され、ダンプ
モードが選択されていないと（DMP＝“０”）、割
当て制御回路３０から発生される疑似ニユーキー
オン信号NKO′に基づいて形成される。この疑似
ニユーキーオン信号NKO′はロード信号LOを所
定時間（12.5ms）遅延させた信号である。 また割当て制御回路３０は、ダンプモードが選
択されていればキーオフに同期して、ダンプモー
ドが選択されていなければロード信号LOの発生
に同期してシヨートデイケイ信号SD′を発生す
る。このシヨートデイケイ信号SD′はキーオンメ
モリ２９でダンプ信号DMPが“１”でないこと
を条件に記憶され、信号SDとして音源選択開閉
部３１の開閉回路３１７，３１８，３１９に加わ
り、発音中の楽音を急激に減衰させる。またダン
プ効果が選択されている場合に発生されるシヨー
トデイケイ信号SDは割当て制御回路３０から発
生されるロード信号LOの禁止信号として働き、
キーオフから一定時間（25ms）ロード信号LOの
発生を禁止する。 次に各部の詳細について説明する。 第５図は、キーコードデマルチ回路２１とUK
最低音検出回路２３の詳細を示したものである。
第５図においてラツチ回路２１１，２１４、デイ
レイフリツプフロツプ（以下Ｄフリツプフロツプ
回路という）２１２、Ｃ音ノートコード変更回路
２１３およびアンド回路Ａ１，Ａ２を含む部分が
キーコードデマルチ回路２１を構成し、他の部分
がUK最低音検出回路２３を構成している。発音
割当て回路７から出力される４ビツトのキーコー
ド信号KC１〜KC４は第３図ａに示すように３つ
のタイムスロツト毎に１チヤンネル分のデータが
マルチプレクスされており、この３つのタイムロ
ツトのうち第２のタイムスロツトにオクターブコ
ードＢ３〜Ｂ１およびキーオン信号KO、第３の
タイムスロツトにノートコードＮ４〜Ｎ１が割当
てられている。また上鍵盤専用チヤンネルUK１
に対応する３つのタイムスロツトのうち第１のタ
イムスロツトの信号KC２にはダンプ信号DMPが
割当てられている。またペダル鍵盤専用チヤンネ
ルPKに対応する３つのタイムスロツトのうち第
１のタイムスロツトには“1111”からなる同期信
号SYが割当てられている。そして、この３つの
タイムスロツトにマルチプレクスされた各チヤン
ネルPK、UK１〜UK７、LK１〜LK７のデータ
はペダル鍵盤専用チヤンネルPK、上鍵盤専用チ
ヤンネルUK１〜UK７、下鍵盤専用チヤンネル
LK１〜LK７、予備チヤンネルARの順で繰り返
し発生される。 Ｄフリツプフロツプ回路２１２およびラツチ回
路２１１は上記キーコード信号KC１〜KC４に含
まれるデータのうちノートコードＮ４〜Ｎ１、オ
クターブコードＢ３〜Ｂ１およびキーオン信号
KOをデマルチプレクスするものである。発音割
当て回路７から発生されるキーコード信号KC１
〜KC４は直接ラツチ回路２１１に加えられると
ともにＤフリツプフロツプ回路２１２で１タイム
スロツト分遅延されてラツチ回路２１１に加えら
れる。ラツチ回路２１１は、そのストローブ端子
Ｓに第２図ｅに示すタイミング信号Ｔ２Ｙ３（各
チヤンネルに対応する３つのタイムスロツトのう
ち第３のタイムスロツトにおいて“１”となる信
号）およびクロツクパルスφ2（第２図ｂ）が入力
されたアンド回路Ａ１の出力信号が加えられてい
る。したがつてラツチ回路２１１には各チヤンネ
ルPK〜LK７に割当てられたノートコードＮ４〜
Ｎ１、オクターブコードＢ３〜Ｂ１およびキーオ
ン信号KOがチヤンネル毎に順次ラツチされる。
以下の回路ではこのラツチ回路２１１にラツチさ
れたノートコードＮ４〜Ｎ１、オクターブコード
Ｂ３〜Ｂ１およびキーオン信号KOに基づきメロ
デイ付加音を形成するのであるが、このラツチ回
路２１１にラツチされた信号Ｎ４〜Ｎ１、Ｂ３〜
Ｂ１、KOは発音割当て回路７から発生されるキ
ーコード信号KC１〜KC４の示すチヤンネルに対
して１チヤンネル分だけ遅れている。第２図ｈは
この関係を示したもので、ここで第２図ｈに示す
時間PT、Ｕ１Ｔ〜Ｕ７Ｔ、Ｌ１Ｔ〜Ｌ７Ｔ、
ARTをそれぞれペダル鍵盤処理タイミングPT、
上鍵盤処理タイミングＵ１Ｔ〜Ｕ７Ｔ、下鍵盤処
理タイミングＬ１Ｔ〜Ｌ７Ｔ、予備処理タイミン
グARTと定義する。 ラツチ回路２１４はキーコード信号KC１〜KC
４に含まれるダンプ信号DMPをラツチするもの
である。キーコード信号KC１〜KC４のうち第２
ビツト目の信号KC２がラツチ回路２１４に加え
られる。ラツチ回路２１４はそのストローブ端子
Ｓに、第２図ｄに示すタイミング信号Ｔ３（上鍵
盤専用チヤンネルUK１に対応する３つのタイム
スロツトのうち第１のタイムスロツトにおいて
“１”となる信号）およびクロツクパルスφ2が入
力されたアンド回路Ａ２の出力信号が加えられて
おり、このアンド回路Ａ２の出力信号が“１”と
なるタイミングでダンプ信号DMPをラツチする。 ラツチ回路２１１にラツチされたノートコード
Ｎ４〜Ｎ１はＣ音ノートコード変更回路２１３に
加えられる。Ｃ音に対応するノートコードＮ４〜
Ｎ１のみを“1100”から“1111”に変更して出力
する。なおこの変更の理由は前述した通りであ
る。Ｃ音変更回路２１３から出力されるノートコ
ードＮ４〜Ｎ１は優先回路２５へ送出されるとと
もにラツチ回路２３１および比較回路２３２のＡ
入力に下位４ビツトとして加えられる。またラツ
チ回路２１１にラツチされたオクターブコードＢ
３〜Ｂ１はラツチ回路２３１へ加えられるととも
に比較回路２３２のＡ入力へ上位３ビツトとして
加えられる。またラツチ回路２１１にラツチされ
たキーオン信号KOはラツチ回路２３１に加えら
れるとともにアンド回路Ａ３に加えられる。 ラツチ回路２３１および比較回路２３２からな
る回路は上鍵盤専用チヤンネルUK１〜UK７に
割当てられているノートコードＮ４〜Ｎ１および
オクターブコードＢ３〜Ｂ１のうち最低音に対応
するものでかつ信号KOが“１”のもの（上鍵盤
で押下中にある鍵の最低音に対応するもの）を検
出ラツチするものである。ラツチ回路２３１のス
トローブ端子Ｓにはアンド回路Ａ３，Ａ４，Ａ
５、オア回路OR１，OR２およびインバータIN
１からなる論理回路において形成されたストロー
ブ信号SSが加えられている。このストローブ信
号SSを論理式で示すと次のようになる。 SS＝｛（CO.KO.KO*＋*）・U27＋U
1｝・φk ここで信号COは比較回路２３２の出力で、こ
の比較回路２３２はＢ入力にラツチ回路２３１に
ラツチされているノートコードＮ４〜Ｎ１を下位
４ビツト、オクターブコードＢ３〜Ｂ１を上位３
ビツトとする信号が加えられており、このＢ入力
に加えられる信号と前述したラツチ回路２１１か
らＡ入力に加えられる信号とを比較し、Ａ＜Ｂが
成立したとき“１”となる信号COを出力する。
また信号KOはラツチ回路２１１にラツチされた
キーオン信号、信号KO*はラツチ回路２３１に
ラツチされたキーオン信号KOをＤフリツプフロ
ツプ２３３で１処理タイミング分遅延した信号
（なお、Ｄフリツプフロツプ２３３は第２図ｆに
示す各処理タイミングに対応する周期のクロツク
パルスφjφkによつて駆動されている。）信号*
は上記信号KO*をインバータIN１で反転した信
号、信号U27は第２図ｋに示すように上鍵盤処理
タイミングＵ２ＴからＵ７Ｔまでの間“１”とな
る信号、信号U1は第２図ｉに示すように上鍵盤
処理タイミングＵ１Ｔの間“１”となる信号であ
る。 したがつて、ラツチ回路２３１は、信号U1に
よつてまず無条件で上鍵盤専用チヤンネルUK１
の内容（ノートコードＮ４〜Ｎ１、オクターブコ
ードＢ３〜Ｂ１およびキーオン信号KO）をラツ
チし、そしてラツチした内容に関してキーオン信
号KOが“１”でない場合には次に加えられるチ
ヤンネルUK２の内容を無条件にラツチし、“１”
の場合は比較回路２３２でＡ＜Ｂが成立したとき
のみ加えられる次のチヤンネルUK２の内容をラ
ツチする。この動作は信号U27が“１”の間、す
なわち上鍵盤処理タイミングＵ２ＴからＵ７Ｔま
での間続けられる。これによりラツチ回路２３１
のラツチ内容は上鍵盤で押下されている鍵がある
ことを条件に上鍵盤処理タイミングＵ７Ｔの終了
時において上鍵盤で押下されている鍵の最低音に
対応するものとなる。ラツチ回路２３１にラツチ
されたノートコードＮ４〜Ｎ１およびオクターブ
コードＢ３〜Ｂ１はラツチ回路２３３に加えられ
るとともに比較回路２３４のＡ入力に加えられ
る。ラツチ回路２３３は、そのストローブ端子Ｓ
に、ラツチ回路２３１にラツチされたキーオン信
号KOおよびタイミング信号Ｌ１が入力されたア
ンド回路Ａ６の出力信号が加えられている。ここ
で信号Ｌ１は第２図ｌに示すように上鍵盤処理タ
イミングＵ７Ｔの次に生じる下鍵盤処理タイミン
グＬ１Ｔの間“１”となる信号である。したがつ
てラツチ回路２３３には上鍵盤専用チヤンネル
UK１〜UK７に割当てられたノートコードＮ４
〜Ｎ１、オクターブコードＢ３〜Ｂ１のうち最低
音に対応するもので、かつKO＝“１”のもの
（上鍵盤で押下中にある鍵の最低音に対応するも
の）がラツチされる。ラツチ回路２３３にラツチ
されたノートコードＮ４〜Ｎ１は上鍵盤最低音ノ
ートコードUN４〜UN１として優先回路２５へ
送出される。 またラツチ回路２３３にラツチされたノートコ
ードUN４〜UN１およびオクターブコードUB３
〜UB１はオープンモードの場合とクローズモー
ドの場合とで異つた態様で音源部２４およびUK
オクターブデータメモリ２８に送出される。ラツ
チ回路２３３にラツチされたノートコードUN４
〜UN１のうち下位３ビツトUN３〜UN１はオ
ープンモード、クローズモードにかかわりなくそ
のまま音源部２４に送出される。ラツチ回路２３
３にラツチされたノートコードUN４〜UN１の
うち最上位ビツトの信号UN４とオクターブコー
ドUB３〜UB１は信号UN４を最下位ビツトとす
る４ビツトの信号UB３〜UN４として減算回路
２３５のＡ入力に加えられる。この減算回路２３
５はＢ入力にオープンモードが選択されている場
合だけ“１”となる１ビツトのオープンモード選
択信号OPENが加えられており、オープンモード
が選択されている場合は上記４ビツトの信号
“UB３、UB２、UB１、UN４”から“１”を引
く減算を行う。なおクローズモードの場合は信号
OPENは“０”であり、上記減算は行われない。
減算回路２３５の出力のうち最下位ビツトの信号
はUN４′として音源部２４へ送出され、上位３
ビツトの信号はUB３′〜UB１′としてUKオクタ
ーブデータメモリ２８へ送出される。 すなわち、クローズモードが選択されている場
合にはラツチ回路２３３にラツチされたノートコ
ードUN４〜UN１をそのままUN４′、UN３〜
UN１として音源部２４に送出し、オクターブコ
ードUB３〜UB１をそのままUB３′〜UB１′と
してUKオクターブデータメモリ２８へ送出する
が、オープンモードが選択された場合にはノート
コードUN４〜UN１の最上位ビツトの信号UN
４とオクターブコードUB３〜UB１からなる計
４ビツトの信号UB３〜UN４から“１”を減算
するという演算を行い、ノートコードUN４〜
UN１、オクターブコードUB３〜UB１を加工し
て音源部２４およびUKオクターブデータメモリ
２８へ送出する。この加工はノートコードUN４
〜UN１およびオクターブコードUB３〜UB１を
半オクターブ低い音に対応するノートコードUN
４′、UN３〜UN１、オクターブコードUB３′〜
UB１′に変換するものである。すなわち前掲の
第１表、第２表から明らかなようにUN４が
“１”の場合は、これを“０”にすることにより
同一オクターブ音域で半オクターブ低い音名の音
を表わすものに変換し、UN４が“０”の場合は
これを“１”にするとともにオクターブコード
UB３〜UB１から“１”を減算し、１オクター
ブ低いオクターブ音域で、半オクターブ高い音名
の音を表わすものに変換する。 比較回路２３４はラツチ回路２３３にラツチさ
れる上鍵盤で押下中にある音の最低音の変化を検
出するものである。比較回路２３４はＢ入力にラ
ツチ回路２３３にラツチされたノートコードUN
４〜UN１およびオクターブコードUB３〜UB１
が加えられており、この信号と前述したＡ入力に
加えられるラツチ回路２３１の出力信号（Ｂ３〜
Ｂ１、Ｎ４〜Ｎ１）とを比較し、その不一致出力
をアンド回路Ａ７，Ａ８を介してフリツプフロツ
プ２３６のセツト入力Ｓに加える。アンド回路Ａ
７は他の入力にラツチ回路２３１にラツチされた
キーオン信号KOが加えられ、アンド回路Ａ８は
他の入力に信号U7（第２図ｊ参照）およびクロツ
クパルスφjが加えられている。したがつてラツチ
回路２３３のラツチ内容が変化する場合は上鍵盤
処理タイミングＵ７Ｔにおいてクロツクパルスφj
のタイミングでフリツプフロツプ２３６がセツト
される。このフリツプフロツプ２３６のセツト出
力は上鍵盤最低音変化信号UKCGとして割当て
制御回路３０に送出される。なお、フリツプフロ
ツプ２３６はそのリセツト入力Ｒに信号Ｕ１が加
えられており、上鍵盤処理タイミングＵ１Ｔ毎に
リセツトされる。 またラツチ回路２３１にラツチされたキーオン
信号KOはラツチ回路２３７に信号L1のタイミン
グでラツチされ、上鍵盤キーオン信号UKOとし
て優先回路２５へ送出される。 第６図は、優先回路２５およびLKノート一時
メモリ２６の詳細を示したものである。優先回路
２５はUK最低音検出回路２３から出力される
UK最低音ノートコードUN４〜UN１とキーコ
ードデマルチ回路２１から出力されるノートコー
ドＮ４〜Ｎ１との差データを算出する減算回路２
５１、減算回路２５１の出力をデコードするデコ
ーダ２５２、デコーダ２５２の出力のうち下鍵盤
音に関するものを一時記憶する差データ一時メモ
リ２５３および差データ一時メモリ２５３の記憶
内容をシリアルデータに変換してLKノート一時
メモリ２６に送出するパラレル／シリアルコンバ
ータ２５４をそなえている。減算回路２５１は、
Ａ入力にUK最低音検出回路２３から発生される
上鍵盤１で押下されている鍵のなかの最低音の音
名を示すノートコードUN４〜UN１が加えられ、
Ｂ入力にキーコードデマルチ回路２１から発生さ
れる音名を示すノートコードＮ４〜Ｎ１が加えら
れており、Ａ入力に加えられるデータからＢ入力
に加えられるデータを減算する。この減算はノー
トコードUN４〜UN１の最上位ビツト（MSB）
に“１”を加えるとともにノートコードＮ４〜Ｎ
１の最上位ビツト（MSB）に“０”を加え、５
ビツトのデータとして減算を行い、算出結果の下
位４ビツトを出力するという方法による。例えば
ノートコードUN４〜UN１がＧ音を示す“1001”
であり、ノートコードＮ４〜Ｎ１がＥ音を示す
“0101”であると、“11001”から“00101”を減算
し、その算出値“10100”のうち下位４ビツトの
データ“0100”を出力する。またノートコード
UN４〜UN１がＧ音を示す“1001”であり、ノ
ートコードＮ４〜Ｎ１がＣ音を示す“1111”であ
るとすると“11001”から“01111”を減算し、そ
の算出値“01010”のうち下位４ビツトのデータ
“1010”を出力する。すなわちノートコードＮ４
〜Ｎ１がノートコードUN４〜UN１に対して低
音側の音名を示すときにはそのまま減算を行う
が、高音側の音名を示すときにはこれを１オクタ
ーブ下げたものとして減算を行う。 ここでノートコードUN４〜UN１に対応する
鍵を基準としこの鍵よりも低音側でこの鍵からノ
ートコードＮ４〜Ｎ１に対応する鍵までの鍵数Ｐ
を減算回路２５１の算出値Ｑとの関係のもとに表
に示すと第３表のようになる。
生されるノートコードＮ４〜Ｎ１、オクターブコ
ードＢ３〜Ｂ１および鍵盤信号Ｕ、Ｌ、Ｐは発音
割当て回路７に加えられる。発音割当て回路７
は、７チヤンネルの上鍵盤専用チヤンネルUK１
〜UK７、７チヤンネルの下鍵盤専用チヤンネル
LK１〜LK７、１チヤンネルのペダル鍵盤専用チ
ヤンネルPK、１チヤンネルの予備チヤンネル
ARが設定されており、押鍵検出回路６から発生
される鍵盤信号Ｕ、Ｌ、Ｐに対応して押鍵検出回
路６から発生されるノートコードＮ４〜Ｎ１、オ
クターブコードＢ３〜Ｂ１をそれぞれ対応する専
用チヤンネルのいずれかに割当てる制御を行う。
また発音割当て回路７は押鍵検出回路６から発生
されるノートコードＮ４〜Ｎ１、オクターブコー
ドＢ３〜Ｂ１および鍵盤信号Ｕ、Ｌ、Ｐを監視
し、当該信号に対応する鍵が押下中であると
“１”となるキーオン信号KOを各チヤンネル別
に形成する。そして上記各チヤンネルに割当てら
れたノートコードＮ４〜Ｎ１、オクターブコード
Ｂ３〜Ｂ１およびキーオン信号KOは第２図ａに
示すように４ビツトのキーコード信号KC１〜KC
４にマルチプレクスされ、時分割で出力される。
なお、発音割当て回路７の出力（KC１〜KC４）
において、“1111”を同期信号SYとして用いた関
係上、“1111”に対応するＣ音のノートコードＮ
４〜Ｎ１はノートコードとして使われていない
“1100”に変換して出力される。ただし後述する
ように発音割当て回路７の出力をデマルチプレク
スする際に“1100”はＣ音を表わす“1111”に戻
される。また、第２図ａにおいて３つのタイムス
ロツトによつて１チヤンネル分の内容を表わして
おり、同期信号SY、ペダル鍵盤専用チヤンネル
PKの内容、上鍵盤専用チヤンネルUK１〜UK７
の内容、下鍵盤専用チヤンネルLK１〜LK７の内
容、予備チヤンネルARの内容の順で出力され
る。なお予備チヤンネルARはこの実施例では特
に用いられていない。 また発音割当て回路７にはダンプ効果を選択す
るダンプスイツチ８の出力が加えられており、こ
のダンプスイツチ８の出力（ダンプ信号DMP）
は上鍵盤専用チヤンネルUK１の第１タイムスロ
ツトの信号KC２に割当てられて発音割当て回路
７から出力される。なおこのような発音割当て回
路は公知となつているので、この明細書ではその
詳細説明を省略する。 発音割当て回路７から出力されるキーコード信
号KC１〜KC４は上鍵盤メロデイ音形成回路９、
下鍵盤伴奏音形成回路１０、ペダル鍵盤伴奏音形
成回路１１に加えられ、キーコード信号KC1〜
KC4に対応してそれぞれ上鍵盤メロデイ音、下鍵
盤伴奏音、ペダル鍵盤伴奏音を示す楽音信号が形
成される。そしてこれら楽音信号はメロデイ音音
色回路１３、下鍵盤伴奏音音色回路１４、ペダル
鍵盤伴奏音音色回路１５を介してサウンドシステ
ム１６に加えられ、上鍵盤メロデイ音、下鍵盤伴
奏音、ペダル鍵盤伴奏音として発音される。ここ
で上記形成回路９，１０，１１および音色回路１
３，１４，１５およびサウンドシステム１６はそ
れぞれ周知の回路から構成することができるので
詳細説明は行わない。 また発音割当て回路７の出力キーコード信号
KC１〜KC４はメロデイ付加音形成回路１２に加
えられる。メロデイ付加音形成回路１２はキーコ
ード信号KC１〜KC４に含まれる上鍵盤専用チヤ
ンネルUK１〜UK７に割当てられたノートコー
ドＮ４〜Ｎ１、オクターブコードＢ３〜Ｂ１、下
鍵盤専用チヤンネルLK１〜LK７に割当てられた
ノートコードＮ４〜Ｎ１、上鍵盤専用チヤンネル
UK１に割当てられたダンプ信号DMPおよびメ
ロデイ付加音選択スイツチ４、メロデイ付加音モ
ード指定スイツチ５の出力に基づき所定のメロデ
イ付加音を示す楽音信号を形成する。このメロデ
イ付加音形成回路１２の動作はメロデイ付加音モ
ード指定スイツチ５によりクローズモードが選択
された場合とオープンモードが選択された場合と
で発生楽音が異なり、またダンプ信号DMPが
“１”（ダンプモードが選択されている）、“０”
（ダンプモードが選択されていない）でその発音
態様が異なる。 まずクローズモードが選択された場合は、上鍵
盤１で押下されている鍵のうち最低音を示す鍵か
ら低音側第３番目から第11番目までの鍵域、すな
わち上記最低音を示す鍵に隣接する低音側２つの
鍵を除いて低音側１オクターブの鍵域で、下鍵盤
２で押下されている鍵と同一音名でかつ所定の優
先順位によつて選択された３つまでの音がメロデ
イ付加音として指定される。ここで所定の優先順
位とは上記最低音から低音側第３番目の鍵の音名
と同一音名の音を最優先とするものであり、以下
低音側となる音ほど優先順位が低くなつている。 例えば、上鍵盤１で第４オクターブのＦ音、す
なわちF4音が押下されている場合に関し、第３
図を用いて説明すると、この場合のメロデイ付加
音の発音音域はF4音を基準として低音側第３番
目の鍵から第11番目までの鍵までの鍵域、すなわ
ちD4音からＦ＃2音までを示す鍵域となる。ここ
で音名Ｃ，Ｅ，Ｇ，Ａ＃の鍵例えばC2音、E3音、
G3音、Ａ＃3音の鍵が下鍵盤２で押下されている
とすると、下鍵盤２で押下されている鍵と同一音
名で上記鍵域に含まれる音、すなわちG3音とＡ
＃3音とC3音とがメロデイ付加音として選択され
る。この場合、メロデイ付加音として指定される
音は３音となるので上記優先順位は問問題となら
ないが、上記鍵域に含まれる音と同一音名の鍵が
４つ以上下鍵盤２において押鍵された場合はＤ
音、Ｃ＃音、Ｃ音…という優先順位で上位３つの
音がメロデイ付加音として指定される。 またオープンモードが選択された場合は、上鍵
盤１で押下されている鍵のうち最低音を示す鍵か
ら低音側第６番目の鍵から第17番目までの鍵域、
すなわち上記最低音よりも半オクターブ下の音を
示す鍵から低音側１オクターブの鍵域で、下鍵盤
２で押下されている鍵と同一音名でかつ所定の優
先順位によつて選択された３つまでの音がメロデ
イ付加音として指定される。ここで所定の優先順
位とは上記最低音から低音側第３番目の鍵と同一
音名の音を最優先とするもので、以下低音側とな
る音ほど優先順位が低くなつている。ただし、こ
の場合、上記最低音を示す鍵およびこの鍵に隣接
する低音側２つの鍵の計３つの鍵と同一音名の音
は上記最優順位によらず優先順位が低く設定され
ている。 例えば、オープンモードにおいて前述したクロ
ーズモードと同様に上鍵盤１でF4音が押下され
ている場合を考えると、この場合のメロデイ付加
音発音音域は、第３図に示すようにF4音を基準
として低音側第６番目の鍵から第17番目までの鍵
域、すなわちB3音からC2音までの鍵域となる。
ここでC2音、E3音、G3音、Ａ＃3音の４つの鍵が
下鍵盤２で押下されているとすると、下鍵盤２で
押下されている鍵と同一音名で上記鍵域に含まれ
る音、すなわちC2音、E3音、G3音、Ａ＃3音がメ
ロデイ付加音の候補となるが、前述したように基
準となる上鍵盤最低音（この場合はF4音）の鍵
と隣接する鍵と同一音名の音（この場合はE3音）
は優先順位が低く設定されているのでE3音はメ
ロデイ付加音として指定されず、C2音、G3音、
Ａ＃3音の３つの音がメロデイ付加音として指定
される。 またメロデイ付加音形成回路１２は３つの発音
チヤンネルch１〜ch３を有し、上記メロデイ付
加音を上記３つの発音チヤンネルch１〜ch３の
いずれかに割当てて発音するようになつているが
ダンプ信号DMPが“１”か“０”かによつて
（ダンプ効果が選択されているか否かによつて）
次のように発音態様が異なる。すなわち、ダンプ
信号DMPが“１”で、ダンプモードが選択され
ている場合は、発音チヤンネルch1〜ch3に割当
てられている音が離鍵したとみなされると（減衰
中となると）該離鍵とみなされたときから一定時
間の間その発音チヤンネルへの新たな割当てが禁
止される。これは、離鍵とみなされた鍵の音が充
分減衰する前に新たな音を割当てると、既に発音
している音と新たに割当てられた音との間に急激
なピツチ差が生じクリツク音が生じることがある
からである。ダンプモードが選択されていると離
鍵とみなされた音は急激に減衰するので、離鍵と
みなされたときから一定時間の間その発音チヤン
ネルへの新たな割当てを禁止するように構成し、
この一定時間を適宜設定すれば（この実施例では
25msに設定されている）上記クリツク音を完全
に除去することができる。 またダンプ信号DMPが“０”で、ダンプモー
ドが選択されていない場合は新たな音の発音割当
てがあるとこの音の発音を一定時間遅延するとと
もに既に割当てられていた音を急激に減衰させる
ようにしている。一般にダンプモードが選択され
ていないと離鍵とみなされてもその音は急激には
減衰しない。したがつて、ダンプモードが選択さ
れていない場合に離鍵とみなされたときから一定
時間そのチヤンネルでの割当てを禁止するという
前述した構成をとると、演奏上問題が生じない程
度の時間で上記一定時間を設定したのでは既に割
当てられていた音はクリツク音が生じない程度ま
で減衰せず、これによつてクリツク音の発生を充
分に除去することができない。そこで、ダンプモ
ードが選択されていない場合には、新たな音の発
音割当てがあるとこの音の発音を一定時間遅延さ
せるとともに既に割当てられていた音を強制的に
減衰させるという構成をとつている。 第４図以下は、上記メロデイ付加音形成回路１
２の詳細を示すもので、まず第４図にしたがつて
このメロデイ付加音形成回路１２の既略を説明し
た後以下の詳細回路の説明を行う。 第４図において、キーコードデマルチ回路２１
は発音割当て回路７から送出されたキーコード信
号KC１〜KC４をデマルチプレクスするためのも
ので、キーコードデマルチ回路２１は発音割当て
回路７から送出されたキーコード信号KC１〜KC
４に対応して各チヤンネルPK、UK１〜UK７、
LK１〜LK７に割当てられたノートコードＮ４〜
Ｎ１、オクターブコードＢ３〜Ｂ１、キーオン信
号KOおよびダンプ効果を選択するか否かを示す
ダンプ信号DMPを出力する。またタイミング信
号発生回路２２はこのメロデイ付加音形成回路１
２で用いられる種々のタイミング信号（第２図ｂ
〜ｒ参照）および所定周期のパルスP0を発音割
当て回路７から送出されたキーコード信号KC１
〜KC４に基づいて形成するものである。 UK最低音検出回路２３は、キーコードデマル
チ回路２１から出力される上鍵盤専用チヤンネル
UK１〜UK７に割当てられたノートコードＮ４
〜Ｎ１およびオクターブコードＢ３〜Ｂ１に基づ
き上鍵盤１で押下されている鍵のうちの最低音に
対応する鍵を検出する。そしてこの検出した鍵の
音名を示すノートコードUN４〜UN１を出力す
る。またUK最低音検出回路２３は形成するメロ
デイ付加音の音域を決定するためのノートコード
UN４′，UN３〜UN１およびオクターブコード
UB３′〜UB１′を発生する。このノートコード
UN４′、UN３〜UN１およびオクターブコード
UB３′〜UB１′はメロデイ付加音発生モードが
クローズモードのときとオープンモードのときと
で異なるもので、クローズモードのときは、上記
検出した最低音に対応する鍵のノートコードUN
４〜UN１およびオクターブコードUB３〜UB１
に等しく、オープンモードのときは上記最低音に
対応する鍵よりも半オクターブ低い音のノートコ
ードおよびオクターブコードに対応している。な
お、前掲の第１表から明らかなようにある音名の
ノートコードＮ４〜Ｎ１とこの音名と半オクター
ブ異なる音名のノートコードＮ４〜Ｎ１は第１ビ
ツトＮ１か第３ビツトＮ３まで等しく第４ビツト
Ｎ４のみ異なるので、メロデイ付加音の音域を決
定するための上記ノートコードはUN４′、UN３
〜UN１で表わされている。 UK最低音検出回路２３から出力される上記ノ
ートコードUN４′、UN３〜UN１は音源部２４
に加えられる。音源部２４は各音名毎に正規の音
高の音源信号Ｈとこの正規の音高の音源信号Ｈよ
りも音高が１オクターブ低い音源信号Ｌの２種類
の音源信号を発生するＨ／Ｌ音源クロツク発生回
路２４１およびこの音源信号ＨまたはＬを上記
UK最低音検出回路２３から出力されるノートコ
ードUN４′、UN３〜UN１に対応して音名別に
切換えて各チヤンネルch１〜ch３別に出力する
12音源信号発生回路２４２，２４３，２４４をそ
なえている。この音源部２４におけるノートコー
ドUN４′、UN３〜UN１に対応する切換えは、
ノートコードUN４′、UN３〜UN１が示す音名
よりも低音側の音名に関しては正規の音高の音源
信号Ｈを出力し、高音側の音名に関しては１オク
ターブ低い音源信号Ｌを出力するようになつてい
る。すなわち第３図に示した上鍵盤最低音鍵を
F4音とする例を参照してこの関係をみると、ク
ローズモードの場合は、メロデイ付加音のオクタ
ーブを決定するためのオクターブコードUB３′
〜UB１′としてUK最低音検出回路２３からは第
４オクターブを示すものが出力されるが、上述の
ように音名Ｆより高音側の音名Ｆ＃〜Ｃに関して
は音源部２４から１オクターブ低い音源信号Ｌが
選択出力されるので、上記第４オクターブを示す
オクターブコードUB３′〜UB１′によつて第３
オクターブのＦ＃音、すなわちＦ＃3音から第４
オクターブのＦ音、すなわちF4音までの音域の
音を指定できる。 またオープンモードの場合は、F4音より半オ
クターブ低い音、すなわちB3音が属する第３オ
クターブを示すオクターブコードがメロデイ付加
音のオクターブコードUB３′〜UB１′としてUK
最低音検出回路２３から出力されるが、Ｂ音より
も高音側の音名Ｃに関しては音源部２４において
１オクターブ低い音源信号Ｌが選択されるので、
上記第３オクターブを示すオクターブコードUB
３′〜UB１′によつて第２オクターブのＣ音、す
なわちC2音から第３オクターブのＢ音、すなわ
ちB3音までの音域の音を指定できる。 優先回路２５は、下鍵盤２で押下された鍵の音
名に所定の優先順位を付与するもので、UK最低
音検出回路２３から出力される上鍵盤最低音の音
名を示すノートコードUN４〜UN１を基にキー
コードデマルチ回路２１から出力される下鍵盤専
用チヤンネルLK１〜LK７に割当てられているノ
ートコードＮ４〜Ｎ１に対応する信号が所定の優
先順位を付されて取り込まれる。なお、クローズ
モードの場合は、この優先回路２５において上鍵
盤最低音の低音側に隣接する２つの音名を示す信
号の取り込みが禁止されている。 LKノート一時メモリ２６は、優先回路２５に
よつて優先順位が付されたノートコードＮ４〜Ｎ
１のうち優先順位が高い方から順に３つのノート
コードまでを選択しコードLN４〜LN１として
記憶する。このノートコードLN４〜LN１はメ
ロデイ付加音の音名を指定するものとなる。 LKノート一時メモリ２６に記憶されたノート
コードLN１〜LN４はLKノートデータメモリ２
７に加えられ、またUK最低音検出回路２３から
出力されるオクターブコードUB３′〜UB１′は
UKオクターブデータメモリ２８に加えられる。
LKノートデータメモリ２７およびUKオクター
ブデータメモリ２８はそれぞれ３つの時分割発音
チヤンネルch１〜ch３が設定されており、加え
られたノートコードLN４〜LN１およびオクタ
ーブコードUB３′〜UB１′をそれぞれいずれか
のチヤンネル（ch１〜ch３）に割当ててノート
データNH４〜NN１、オクターブデータNB３
〜NB１として時分割で出力する。このLKノー
トデータメモリ２７およびUKオクターブデータ
メモリ２８における割当ては割当て制御回路３０
から出力されるロード信号LOによつて制御され
る。またキーオンメモリ２９は上記LKノートデ
ータメモリ２７およびUKオクターブデータメモ
リ２８の各チヤンネルch１〜ch３に割当てたノ
ートデータNN４〜NN１およびオクターブデー
タNB３〜NB１に対応する音がキーオン中であ
るか否かを示すキーオン信号（キーオン中は
“１”）KON′を記憶するもので、上記ロード信号
LOおよび割当て制御回路３０によるキーオフ検
出に基づきキーオン信号KON′を形成し、これを
各発音チヤンネルにch１〜ch３に対応するチヤ
ンネル時間に同期して時分割で出力する。なお、
ここでキーオンとかキーオフは必ずしも実際の押
鍵、離鍵に対応するものではなく、割当てるべき
ノートコードLN４〜LN１およびオクターブコ
ードUB３′〜UB１′がある場合をキーオンとし、
割当てるべきノートコードLN４〜LN１および
オクターブコードUB３′〜UB１′がなくなつた
場合をキーオフとしている。また割当て制御回路
３０にLKノートデータメモリ２７、UKオクタ
ーブデータメモリ２８、キーオンメモリ２９から
加えられる信号NCEQ、OCEQおよびKON′は割
当てようとするノートコードLN４〜LN１およ
びオクターブコードUB３′〜UB１′が既に割当
て済みであるか否かを判定するための信号、LK
ノート一時メモリ２６から加えられる信号LKは
割当てるべきノートコードLN４〜LN１がある
ことを示す信号、UK最低音検出回路２３から加
えられる信号UKCGは上鍵盤最低音が変化した
ことを示す信号であり、これらの信号については
詳細回路の説明において詳述する。 LKノートデータメモリ２７、UKオクターブ
データメモリ２８、キーオンメモリ２９から時分
割でそれぞれ出力される各チヤンネルch１〜ch
３のノートデータNN４〜NN１、オクターブデ
ータNB３〜NB１、キーオン信号KONは音源選
択開閉部３１に加えられる。音源選択開閉部３１
は音源部２４から出力される音源信号のうち所望
の音名に対応する音源信号をチヤンネル別に選択
するノート選択回路３１１，３１２，３１３、ノ
ート選択回路３１１，３１２，３１３で選択され
た所望の音名に対応する音源信号の中から所望の
オクターブ音域の音源信号をチヤンネル別に選択
するオクターブ選択回路３１４，３１５，３１６
およびオクターブ選択回路３１４，３１５，３１
６から出力される音源信号をチヤンネル別に開閉
する（振幅エンペロープ制御する）開閉回路３１
７，３１８，３１９をそなえており、ノート選択
回路３１１，３１２，３１３はLKノートデータ
メモリ２７から加えられるノートデータNN４〜
NN１によつて制御され、オクターブ選択回路３
１４，３１５，３１６はUKオクターブデータメ
モリ２８から加えられるオクターブデータNB３
〜NB１によつて制御され、開閉回路３１７，３
１８，３１９はキーオンメモリ２９から加えられ
るキーオン信号KONによつて制御される。この
開閉回路３１７，３１８，３１９の出力は１本の
ラインにまとめられ、第１図に示したメロデイ音
音色回路１３を介してサウンドシステム１６に加
えられ、メロデイ付加音として発音されることに
なる。 ところで、メロデイ付加音形成回路１２におけ
る音源部２４の12音源信号発生回路２４２，２４
３，２４４、および音源選択開閉部３１のノート
選択回路３１１，３１２，３１３、オクターブ選
択回路３１４，３１５，３１６、開閉回路３１
７，３１８，３１９においてはラツチ制御回路３
２からのラツチ信号LAまたはLBによつてデータ
UN４′、UN３〜UN１、NN４〜NN１、NB３
〜NB１、KONを各チヤンネルch１〜ch３毎に
ラツチするように構成されている。すなわち、こ
のラツチ信号LAおよびLBが発生しない限り、
UK最低音検出回路２３の出力およびLKノート
データメモリ２７の出力およびUKオクターブデ
ータメモリ２８の出力およびキーオンメモリ２９
の出力が変化したとしても発生されるメロデイ付
加音は変化しない。ラツチ制御回路３２からのラ
ツチ信号LBはキーオンメモリ２９から出力され
るニユーキーオン信号NKOに基づいて発生制御
される。なお、ラツチ制御回路３２からのラツチ
信号LAは定期的に発生される信号である。キー
オンメモリ２９から出力されるニユーキーオン信
号NKOは、ダンプモードが選択されていると
（DMP＝“１”）、割当て制御回路３０から発生さ
れるロード信号LOに基づいて形成され、ダンプ
モードが選択されていないと（DMP＝“０”）、割
当て制御回路３０から発生される疑似ニユーキー
オン信号NKO′に基づいて形成される。この疑似
ニユーキーオン信号NKO′はロード信号LOを所
定時間（12.5ms）遅延させた信号である。 また割当て制御回路３０は、ダンプモードが選
択されていればキーオフに同期して、ダンプモー
ドが選択されていなければロード信号LOの発生
に同期してシヨートデイケイ信号SD′を発生す
る。このシヨートデイケイ信号SD′はキーオンメ
モリ２９でダンプ信号DMPが“１”でないこと
を条件に記憶され、信号SDとして音源選択開閉
部３１の開閉回路３１７，３１８，３１９に加わ
り、発音中の楽音を急激に減衰させる。またダン
プ効果が選択されている場合に発生されるシヨー
トデイケイ信号SDは割当て制御回路３０から発
生されるロード信号LOの禁止信号として働き、
キーオフから一定時間（25ms）ロード信号LOの
発生を禁止する。 次に各部の詳細について説明する。 第５図は、キーコードデマルチ回路２１とUK
最低音検出回路２３の詳細を示したものである。
第５図においてラツチ回路２１１，２１４、デイ
レイフリツプフロツプ（以下Ｄフリツプフロツプ
回路という）２１２、Ｃ音ノートコード変更回路
２１３およびアンド回路Ａ１，Ａ２を含む部分が
キーコードデマルチ回路２１を構成し、他の部分
がUK最低音検出回路２３を構成している。発音
割当て回路７から出力される４ビツトのキーコー
ド信号KC１〜KC４は第３図ａに示すように３つ
のタイムスロツト毎に１チヤンネル分のデータが
マルチプレクスされており、この３つのタイムロ
ツトのうち第２のタイムスロツトにオクターブコ
ードＢ３〜Ｂ１およびキーオン信号KO、第３の
タイムスロツトにノートコードＮ４〜Ｎ１が割当
てられている。また上鍵盤専用チヤンネルUK１
に対応する３つのタイムスロツトのうち第１のタ
イムスロツトの信号KC２にはダンプ信号DMPが
割当てられている。またペダル鍵盤専用チヤンネ
ルPKに対応する３つのタイムスロツトのうち第
１のタイムスロツトには“1111”からなる同期信
号SYが割当てられている。そして、この３つの
タイムスロツトにマルチプレクスされた各チヤン
ネルPK、UK１〜UK７、LK１〜LK７のデータ
はペダル鍵盤専用チヤンネルPK、上鍵盤専用チ
ヤンネルUK１〜UK７、下鍵盤専用チヤンネル
LK１〜LK７、予備チヤンネルARの順で繰り返
し発生される。 Ｄフリツプフロツプ回路２１２およびラツチ回
路２１１は上記キーコード信号KC１〜KC４に含
まれるデータのうちノートコードＮ４〜Ｎ１、オ
クターブコードＢ３〜Ｂ１およびキーオン信号
KOをデマルチプレクスするものである。発音割
当て回路７から発生されるキーコード信号KC１
〜KC４は直接ラツチ回路２１１に加えられると
ともにＤフリツプフロツプ回路２１２で１タイム
スロツト分遅延されてラツチ回路２１１に加えら
れる。ラツチ回路２１１は、そのストローブ端子
Ｓに第２図ｅに示すタイミング信号Ｔ２Ｙ３（各
チヤンネルに対応する３つのタイムスロツトのう
ち第３のタイムスロツトにおいて“１”となる信
号）およびクロツクパルスφ2（第２図ｂ）が入力
されたアンド回路Ａ１の出力信号が加えられてい
る。したがつてラツチ回路２１１には各チヤンネ
ルPK〜LK７に割当てられたノートコードＮ４〜
Ｎ１、オクターブコードＢ３〜Ｂ１およびキーオ
ン信号KOがチヤンネル毎に順次ラツチされる。
以下の回路ではこのラツチ回路２１１にラツチさ
れたノートコードＮ４〜Ｎ１、オクターブコード
Ｂ３〜Ｂ１およびキーオン信号KOに基づきメロ
デイ付加音を形成するのであるが、このラツチ回
路２１１にラツチされた信号Ｎ４〜Ｎ１、Ｂ３〜
Ｂ１、KOは発音割当て回路７から発生されるキ
ーコード信号KC１〜KC４の示すチヤンネルに対
して１チヤンネル分だけ遅れている。第２図ｈは
この関係を示したもので、ここで第２図ｈに示す
時間PT、Ｕ１Ｔ〜Ｕ７Ｔ、Ｌ１Ｔ〜Ｌ７Ｔ、
ARTをそれぞれペダル鍵盤処理タイミングPT、
上鍵盤処理タイミングＵ１Ｔ〜Ｕ７Ｔ、下鍵盤処
理タイミングＬ１Ｔ〜Ｌ７Ｔ、予備処理タイミン
グARTと定義する。 ラツチ回路２１４はキーコード信号KC１〜KC
４に含まれるダンプ信号DMPをラツチするもの
である。キーコード信号KC１〜KC４のうち第２
ビツト目の信号KC２がラツチ回路２１４に加え
られる。ラツチ回路２１４はそのストローブ端子
Ｓに、第２図ｄに示すタイミング信号Ｔ３（上鍵
盤専用チヤンネルUK１に対応する３つのタイム
スロツトのうち第１のタイムスロツトにおいて
“１”となる信号）およびクロツクパルスφ2が入
力されたアンド回路Ａ２の出力信号が加えられて
おり、このアンド回路Ａ２の出力信号が“１”と
なるタイミングでダンプ信号DMPをラツチする。 ラツチ回路２１１にラツチされたノートコード
Ｎ４〜Ｎ１はＣ音ノートコード変更回路２１３に
加えられる。Ｃ音に対応するノートコードＮ４〜
Ｎ１のみを“1100”から“1111”に変更して出力
する。なおこの変更の理由は前述した通りであ
る。Ｃ音変更回路２１３から出力されるノートコ
ードＮ４〜Ｎ１は優先回路２５へ送出されるとと
もにラツチ回路２３１および比較回路２３２のＡ
入力に下位４ビツトとして加えられる。またラツ
チ回路２１１にラツチされたオクターブコードＢ
３〜Ｂ１はラツチ回路２３１へ加えられるととも
に比較回路２３２のＡ入力へ上位３ビツトとして
加えられる。またラツチ回路２１１にラツチされ
たキーオン信号KOはラツチ回路２３１に加えら
れるとともにアンド回路Ａ３に加えられる。 ラツチ回路２３１および比較回路２３２からな
る回路は上鍵盤専用チヤンネルUK１〜UK７に
割当てられているノートコードＮ４〜Ｎ１および
オクターブコードＢ３〜Ｂ１のうち最低音に対応
するものでかつ信号KOが“１”のもの（上鍵盤
で押下中にある鍵の最低音に対応するもの）を検
出ラツチするものである。ラツチ回路２３１のス
トローブ端子Ｓにはアンド回路Ａ３，Ａ４，Ａ
５、オア回路OR１，OR２およびインバータIN
１からなる論理回路において形成されたストロー
ブ信号SSが加えられている。このストローブ信
号SSを論理式で示すと次のようになる。 SS＝｛（CO.KO.KO*＋*）・U27＋U
1｝・φk ここで信号COは比較回路２３２の出力で、こ
の比較回路２３２はＢ入力にラツチ回路２３１に
ラツチされているノートコードＮ４〜Ｎ１を下位
４ビツト、オクターブコードＢ３〜Ｂ１を上位３
ビツトとする信号が加えられており、このＢ入力
に加えられる信号と前述したラツチ回路２１１か
らＡ入力に加えられる信号とを比較し、Ａ＜Ｂが
成立したとき“１”となる信号COを出力する。
また信号KOはラツチ回路２１１にラツチされた
キーオン信号、信号KO*はラツチ回路２３１に
ラツチされたキーオン信号KOをＤフリツプフロ
ツプ２３３で１処理タイミング分遅延した信号
（なお、Ｄフリツプフロツプ２３３は第２図ｆに
示す各処理タイミングに対応する周期のクロツク
パルスφjφkによつて駆動されている。）信号*
は上記信号KO*をインバータIN１で反転した信
号、信号U27は第２図ｋに示すように上鍵盤処理
タイミングＵ２ＴからＵ７Ｔまでの間“１”とな
る信号、信号U1は第２図ｉに示すように上鍵盤
処理タイミングＵ１Ｔの間“１”となる信号であ
る。 したがつて、ラツチ回路２３１は、信号U1に
よつてまず無条件で上鍵盤専用チヤンネルUK１
の内容（ノートコードＮ４〜Ｎ１、オクターブコ
ードＢ３〜Ｂ１およびキーオン信号KO）をラツ
チし、そしてラツチした内容に関してキーオン信
号KOが“１”でない場合には次に加えられるチ
ヤンネルUK２の内容を無条件にラツチし、“１”
の場合は比較回路２３２でＡ＜Ｂが成立したとき
のみ加えられる次のチヤンネルUK２の内容をラ
ツチする。この動作は信号U27が“１”の間、す
なわち上鍵盤処理タイミングＵ２ＴからＵ７Ｔま
での間続けられる。これによりラツチ回路２３１
のラツチ内容は上鍵盤で押下されている鍵がある
ことを条件に上鍵盤処理タイミングＵ７Ｔの終了
時において上鍵盤で押下されている鍵の最低音に
対応するものとなる。ラツチ回路２３１にラツチ
されたノートコードＮ４〜Ｎ１およびオクターブ
コードＢ３〜Ｂ１はラツチ回路２３３に加えられ
るとともに比較回路２３４のＡ入力に加えられ
る。ラツチ回路２３３は、そのストローブ端子Ｓ
に、ラツチ回路２３１にラツチされたキーオン信
号KOおよびタイミング信号Ｌ１が入力されたア
ンド回路Ａ６の出力信号が加えられている。ここ
で信号Ｌ１は第２図ｌに示すように上鍵盤処理タ
イミングＵ７Ｔの次に生じる下鍵盤処理タイミン
グＬ１Ｔの間“１”となる信号である。したがつ
てラツチ回路２３３には上鍵盤専用チヤンネル
UK１〜UK７に割当てられたノートコードＮ４
〜Ｎ１、オクターブコードＢ３〜Ｂ１のうち最低
音に対応するもので、かつKO＝“１”のもの
（上鍵盤で押下中にある鍵の最低音に対応するも
の）がラツチされる。ラツチ回路２３３にラツチ
されたノートコードＮ４〜Ｎ１は上鍵盤最低音ノ
ートコードUN４〜UN１として優先回路２５へ
送出される。 またラツチ回路２３３にラツチされたノートコ
ードUN４〜UN１およびオクターブコードUB３
〜UB１はオープンモードの場合とクローズモー
ドの場合とで異つた態様で音源部２４およびUK
オクターブデータメモリ２８に送出される。ラツ
チ回路２３３にラツチされたノートコードUN４
〜UN１のうち下位３ビツトUN３〜UN１はオ
ープンモード、クローズモードにかかわりなくそ
のまま音源部２４に送出される。ラツチ回路２３
３にラツチされたノートコードUN４〜UN１の
うち最上位ビツトの信号UN４とオクターブコー
ドUB３〜UB１は信号UN４を最下位ビツトとす
る４ビツトの信号UB３〜UN４として減算回路
２３５のＡ入力に加えられる。この減算回路２３
５はＢ入力にオープンモードが選択されている場
合だけ“１”となる１ビツトのオープンモード選
択信号OPENが加えられており、オープンモード
が選択されている場合は上記４ビツトの信号
“UB３、UB２、UB１、UN４”から“１”を引
く減算を行う。なおクローズモードの場合は信号
OPENは“０”であり、上記減算は行われない。
減算回路２３５の出力のうち最下位ビツトの信号
はUN４′として音源部２４へ送出され、上位３
ビツトの信号はUB３′〜UB１′としてUKオクタ
ーブデータメモリ２８へ送出される。 すなわち、クローズモードが選択されている場
合にはラツチ回路２３３にラツチされたノートコ
ードUN４〜UN１をそのままUN４′、UN３〜
UN１として音源部２４に送出し、オクターブコ
ードUB３〜UB１をそのままUB３′〜UB１′と
してUKオクターブデータメモリ２８へ送出する
が、オープンモードが選択された場合にはノート
コードUN４〜UN１の最上位ビツトの信号UN
４とオクターブコードUB３〜UB１からなる計
４ビツトの信号UB３〜UN４から“１”を減算
するという演算を行い、ノートコードUN４〜
UN１、オクターブコードUB３〜UB１を加工し
て音源部２４およびUKオクターブデータメモリ
２８へ送出する。この加工はノートコードUN４
〜UN１およびオクターブコードUB３〜UB１を
半オクターブ低い音に対応するノートコードUN
４′、UN３〜UN１、オクターブコードUB３′〜
UB１′に変換するものである。すなわち前掲の
第１表、第２表から明らかなようにUN４が
“１”の場合は、これを“０”にすることにより
同一オクターブ音域で半オクターブ低い音名の音
を表わすものに変換し、UN４が“０”の場合は
これを“１”にするとともにオクターブコード
UB３〜UB１から“１”を減算し、１オクター
ブ低いオクターブ音域で、半オクターブ高い音名
の音を表わすものに変換する。 比較回路２３４はラツチ回路２３３にラツチさ
れる上鍵盤で押下中にある音の最低音の変化を検
出するものである。比較回路２３４はＢ入力にラ
ツチ回路２３３にラツチされたノートコードUN
４〜UN１およびオクターブコードUB３〜UB１
が加えられており、この信号と前述したＡ入力に
加えられるラツチ回路２３１の出力信号（Ｂ３〜
Ｂ１、Ｎ４〜Ｎ１）とを比較し、その不一致出力
をアンド回路Ａ７，Ａ８を介してフリツプフロツ
プ２３６のセツト入力Ｓに加える。アンド回路Ａ
７は他の入力にラツチ回路２３１にラツチされた
キーオン信号KOが加えられ、アンド回路Ａ８は
他の入力に信号U7（第２図ｊ参照）およびクロツ
クパルスφjが加えられている。したがつてラツチ
回路２３３のラツチ内容が変化する場合は上鍵盤
処理タイミングＵ７Ｔにおいてクロツクパルスφj
のタイミングでフリツプフロツプ２３６がセツト
される。このフリツプフロツプ２３６のセツト出
力は上鍵盤最低音変化信号UKCGとして割当て
制御回路３０に送出される。なお、フリツプフロ
ツプ２３６はそのリセツト入力Ｒに信号Ｕ１が加
えられており、上鍵盤処理タイミングＵ１Ｔ毎に
リセツトされる。 またラツチ回路２３１にラツチされたキーオン
信号KOはラツチ回路２３７に信号L1のタイミン
グでラツチされ、上鍵盤キーオン信号UKOとし
て優先回路２５へ送出される。 第６図は、優先回路２５およびLKノート一時
メモリ２６の詳細を示したものである。優先回路
２５はUK最低音検出回路２３から出力される
UK最低音ノートコードUN４〜UN１とキーコ
ードデマルチ回路２１から出力されるノートコー
ドＮ４〜Ｎ１との差データを算出する減算回路２
５１、減算回路２５１の出力をデコードするデコ
ーダ２５２、デコーダ２５２の出力のうち下鍵盤
音に関するものを一時記憶する差データ一時メモ
リ２５３および差データ一時メモリ２５３の記憶
内容をシリアルデータに変換してLKノート一時
メモリ２６に送出するパラレル／シリアルコンバ
ータ２５４をそなえている。減算回路２５１は、
Ａ入力にUK最低音検出回路２３から発生される
上鍵盤１で押下されている鍵のなかの最低音の音
名を示すノートコードUN４〜UN１が加えられ、
Ｂ入力にキーコードデマルチ回路２１から発生さ
れる音名を示すノートコードＮ４〜Ｎ１が加えら
れており、Ａ入力に加えられるデータからＢ入力
に加えられるデータを減算する。この減算はノー
トコードUN４〜UN１の最上位ビツト（MSB）
に“１”を加えるとともにノートコードＮ４〜Ｎ
１の最上位ビツト（MSB）に“０”を加え、５
ビツトのデータとして減算を行い、算出結果の下
位４ビツトを出力するという方法による。例えば
ノートコードUN４〜UN１がＧ音を示す“1001”
であり、ノートコードＮ４〜Ｎ１がＥ音を示す
“0101”であると、“11001”から“00101”を減算
し、その算出値“10100”のうち下位４ビツトの
データ“0100”を出力する。またノートコード
UN４〜UN１がＧ音を示す“1001”であり、ノ
ートコードＮ４〜Ｎ１がＣ音を示す“1111”であ
るとすると“11001”から“01111”を減算し、そ
の算出値“01010”のうち下位４ビツトのデータ
“1010”を出力する。すなわちノートコードＮ４
〜Ｎ１がノートコードUN４〜UN１に対して低
音側の音名を示すときにはそのまま減算を行う
が、高音側の音名を示すときにはこれを１オクタ
ーブ下げたものとして減算を行う。 ここでノートコードUN４〜UN１に対応する
鍵を基準としこの鍵よりも低音側でこの鍵からノ
ートコードＮ４〜Ｎ１に対応する鍵までの鍵数Ｐ
を減算回路２５１の算出値Ｑとの関係のもとに表
に示すと第３表のようになる。
【表】
減算回路２５１の出力はデコーダ２５２に加え
られる。デコーダ２５２は16ビツトのデコーダで
減算回路２５１の算出値Ｑを16の出力端子(4)〜
（15）（０）〜(3)のいずれかにデコードして出力す
る。ここでデコーダ２５２の出力端子(4)〜（15）
（０）〜(3)は減算回路２５１の算出値（Ｑ）を10
進数で表わしたものにそれぞれ対応している。例
えば、減算回路２５１の算出値（Ｑ）が“0100”
（10進数で４）であると出力端子(4)に信号“１”
が生じる。このデコーダ２５２の出力端子の配列
は後述する説明から明らかになるようにメロデイ
付加音形成の優先順位を示している。デコーダ２
５２の出力は差データ一時メモリ２５３に加えら
れる。 差データ一時メモリ２５３はデコーダ２５２の
出力端子(4)〜（15）（０）〜(3)にそれぞれ対応す
る16の記憶位置Ｍ４〜Ｍ１５、Ｍ０〜Ｍ３を有し
ており、記憶位置Ｍ４〜Ｍ１５の構成は記憶位置
Ｍ１５に代表して示されており、記憶位置（０）
〜(3)の構成は記憶位置(3)に代表して示されてい
る。すなわち差データ一時メモリ２５３の記憶位
置Ｍ４〜Ｍ１５はそれぞれ２入力アンド回路Ａ１
０とフリツプフロツプFF１から構成され、２入
力アンド回路Ａ１０はその入力に信号Ｌとクロツ
クパルスφkとのアンド条件をとるアンド回路Ａ
９の出力およびデコーダ２５２の対応する出力端
子(4)〜（15）の信号が加わり、フリツプフロツプ
FF１はそのセツト入力Ｓにアンド回路Ａ１０の
出力、リセツト入力Ｒに信号U7がそれぞれ加わ
る。また記憶位置Ｍ０〜Ｍ３はそれぞれ３入力ア
ンド回路Ａ１１とフリツプフロツプFF２から構
成され、３入力アンド回路Ａ１１はその入力に前
記アンド回路Ａ９の出力およびデコーダ２５２の
対応する出力端子（０）〜(3)の信号およびインバ
ータIN２の出力が加わり、フリツプフロツプFF
２はそのセツト入力Ｓにアンド回路Ａ１１の出
力、リセツト入力Ｒに信号U7がそれぞれ加わる。
ここで信号Ｌは第２図（０）に示すように下鍵盤
処理タイミングＬ１Ｔ〜Ｌ７Ｔの間“１”となる
信号であり、インバータIN２はクローズモード
が選択されたとき“１”となるスイツチ５の出力
信号CLOSEを第２図ｃに示すタイミング信号T0
（キーコード信号KC１〜KC４に含まれる同期信
号SYに同期した信号）によつてラツチするラツ
チ回路２５５の出力が加えられており、クローズ
モードが選択されていれば“０”、オープンモー
ドが選択されていれば“１”となる信号を出力す
る。したがつてオープンモードが選択されている
と差データ一時メモリ２５３の各記憶位置Ｍ４〜
Ｍ１５、Ｍ０〜Ｍ３のアンド回路Ａ１０およびＡ
１１は下鍵盤処理タイミングＬ１Ｔ〜Ｌ７Ｔの間
動作可能となり、この下鍵盤処理タイミングＬ１
Ｔ〜Ｌ７Ｔの間にデコーダ２５２から出力される
信号によつて対応する記憶位置のフリツプフロツ
プFF１またはFF２がセツトされる。またクロー
ズモードが選択されていると記憶位置Ｍ４〜Ｍ１
５のアンド回路Ａ１０が下鍵盤処理タイミングＬ
１Ｔ〜Ｌ７Ｔの間動作可能となるが、記憶位置Ｍ
０〜Ｍ３のアンド回路Ａ１１はインバータIN２
の出力によつて動作可能とならず、下鍵盤処理タ
イミングＬ１Ｔ〜Ｌ７Ｔの間にデコーダ２５２か
ら出力された信号によつて記憶位置Ｍ４〜Ｍ１５
のフリツプフロツプFF１のみがセツトされる。
このクローズモードにおいては記憶位置Ｍ０〜Ｍ
３のフリツプフロツプFF２はデコーダ２５２か
ら対応する出力があつたとしてもセツトされな
い。なお各記憶位置Ｍ４〜Ｍ１５、Ｍ０〜Ｍ３の
フリツプフロツプFF１およびFF２は信号U7が発
生される毎にリセツトされる。このように差デー
タ一時メモリ２５３は、オープンモードであれば
下鍵盤処理タイミングＬ１Ｔ〜Ｌ７Ｔにおけるデ
コーダ２５２の出力端子(4)〜（15）、（０）〜(3)の
信号を全て対応する各記憶位置Ｍ４〜Ｍ１５、Ｍ
０〜Ｍ３に記憶し、クローズモードであれば下鍵
盤処理タイミングＬ１Ｔ〜Ｌ７Ｔにおけるデコー
ダ２５２の出力端子のうち出力端子（０）〜(3)を
除く出力端子(4)〜（15）の信号を対応する記憶位
置Ｍ４〜Ｍ１５に記憶する。 例えば、上鍵盤ノートコードUN４〜UN１が
表わす音名がＦで、下鍵盤２で音名Ｃ，Ｅ，Ｇ，
Ａ＃の４つの鍵が押下されていると減算回路２５
１は下鍵盤処理タイミングＬ１Ｔ〜Ｌ７Ｔの間に
“0111”、“0001”、“1101”、“1001”の４つの値を
出力し、オープンモードであれば差データ一時メ
モリ２５３の記憶位置Ｍ７，Ｍ９，Ｍ１３，Ｍ１
に“１”信号が記憶され、クローズモードであれ
ば記憶位置Ｍ１への記憶が禁止されるので、記憶
位置Ｍ７，Ｍ９，Ｍ１３に“１”信号が記憶され
る。 差データ一時メモリ２５３の各記憶位置Ｍ４〜
Ｍ１５、Ｍ０〜Ｍ３の記憶内容（各フリツプフロ
ツプFF１，FF２の出力）は第２図ｄに示す信号
T3の発生タイミング（信号T0を３タイムスロツ
ト遅延した信号）でパラレル／シリアルコンバー
タ（Ｐ／Ｓコンバータ）２５４にパラレルに読み
込まれ、その後この読み込まれた信号は記憶位置
Ｍ４の内容を先頭とするシリアル信号として出力
される。このシリアル信号の各タイムスロツトは
クロツクパルスφ1，φ2によつて決定されるタイ
ムスロツトに同期しており、Ｐ／Ｓコンバータ２
５４から記憶位置Ｍ４の内容が最初に出力される
タイミングは信号T3よりも１タイムスロツト遅
れたタイミング、すなわち信号T0から４タイム
スロツト遅れたタイミングとなる。このＰ／Ｓコ
ンバータ２５４の出力はアンド回路Ａ１２を介し
てLKノート一時メモリ２６に加えられる。とこ
ろでアンド回路Ａ１２は他の入力にアンド回路Ａ
１３の出力が加えられており、アンド回路Ａ１３
にはラツチ回路２５５の出力を信号U7のタイミ
ングでラツチするラツチ回路２５６の出力とラツ
チ回路２５５の出力との排他論理条件をとる排他
論理和回路EX１の出力をインバータIN３で反転
した信号、すなわちメロデイ付加音形成モードが
変化したとき“０”となる信号と、UK最低音検
出回路２３から加えられる上鍵盤キーオン信号
UKOが加えられている。したがつて、アンド回
路Ａ１２はメロデイ付加音形成モードが変化した
場合および上鍵盤１で押下されていた鍵が全て離
鍵された場合不動作となり、Ｐ／Ｓコンバータ２
５４の出力をLKノートメモリ２６に加えること
を禁止する。 LKノートメモリ２６は３つの記憶位置MP１，
MP２，MP３およびＰ／Ｓコンバータ２５４か
ら出力されるシリアル信号に同期して対応するノ
ートコードを発生するダウンカウンタ２６１を有
しており、上記シリアル信号に含まれる先着の３
つの“１”信号に関してダウンカウンタ２６１か
ら発生される対応するノートコードを各記憶位置
MP１，MP２，MP３に順次記憶する。 ダウンカウンタ２６１はノートコードに対応す
る４ビツトのカウンタから構成され、UK最低音
検出回路２３から出力されるUK最低音を示すノ
ートコードUN４〜UN１を信号T0のタイミング
でセツトし、このノートコードUN４〜UN１を
始点とし、クロツクパルスφ1，φ2からなる二相
クロツクパルスに同期して順次ダウンカウントす
る。したがつてＰ／Ｓコンバータ２５４から最初
の信号（差データメモリ２５３の記憶位置Ｍ４の
内容）が出力された時点で、ダウンカウンタ２６
１はノートデータUN４〜UN１から十進数で４
減算していることになり、ダウンカウンタ２６１
の計数値はＰ／Ｓコンバータ２５３の出力と完全
に同期している。 LKノート一時メモリ２６の各記憶位置MP１，
MP２，MP３、はそれぞれ４ビツトから構成さ
れ、各ビツトの詳細は第１ビツトに関して代表し
て示されている。すなわち第２ビツトから第４ビ
ツトまでの構成は図示しないが、第１ビツトと同
様に構成されている。なお第２ビツトから第４ビ
ツトの説明に関しては便宜上第１ビツトに示した
各素子の符号と同一の符号を用いて行う。 Ｐ／Ｓコンバータ２５４から出力されたシリア
ル信号は、アンド回路Ａ１４，Ａ１８，Ａ２２に
加えられる。ところで、後述する説明から明らか
になるようにLKノート一時メモリ２６の全ての
ＤフリツプフロツプDF１〜DF６は、LKノート
一時メモリ２６のシフト動作（データ送出動作）
の終了によりリセツトされるので、このＰ／Ｓコ
ンバータ２５４からシリアル信号がLKノート一
時メモリ２６に加えられる時点では全てのＤフリ
ツプフロツプDF１〜DF６の出力は“０”であ
り、これによつてアンド回路Ａ１４，Ａ１８，Ａ
２２のうちアンド回路Ａ１４のみ動作可能となつ
ている。したがつてＰ／Ｓコンバータ２５４から
最初に出力された“１”信号（差データメモリ２
５３の記憶位置Ｍ４〜Ｍ１５、Ｍ０〜Ｍ３に記憶
された“１”信号のうち最も優先順位が高いもの
に対応）はアンド回路Ａ１４を介して記憶位置
MP１の各ビツトのアンド回路Ａ１５に加えら
れ、アンド回路Ａ１５を動作可能にする。この時
点でダウンカウンタ２６１から出力されているノ
ートコードは上記“１”信号に関連した音名に対
応しており、このノートコードは記憶位置MP１
の各ビツトのアンド回路Ａ１５、オア回路OR
３、アンド回路Ａ１６、オア回路OR４を介して
ＤフリツプフロツプDF１に加えられ、Ｄフリツ
プフロツプDF１の出力はオア回路OR３に加えら
れて保持される。すなわちＰ／Ｓコンバータ２５
４から最初に出力される“１”信号によつてこの
“１”信号に対応するノートコードがまず記憶位
置MP１に記憶される。 またアンド回路Ａ１４の出力はオア回路OR
５、アンド回路Ａ１７、オア回路OR６を介して
ＤフリツプフロツプDF２に加えられ、Ｄフリツ
プフロツプDF２の出力はオア回路OR５に加えら
れて保持される。またＤフリツプフロツプDF２
の出力はインバータIN４を介してアンド回路Ａ
１４に加えられるとともにアンド回路Ａ１８に加
えられ、アンド回路Ａ１４を不動作にするととも
にアンド回路Ａ１８を動作可能にする。 この状態でＰ／Ｓコンバータ２５４から２番目
の“１”信号が出力されると、この“１”信号は
動作可能となつているアンド回路Ａ１８を介して
記憶位置MP２の各ビツトのアンド回路Ａ１９に
加えられ、アンド回路Ａ１９を動作可能にする。
これによりこの時点でダウンカウンタ２６１から
出力されているノートコードの各ビツトの信号は
記憶位置MP２の各ビツトのアンド回路Ａ１９、
オア回路OR７、アンド回路Ａ２０、オア回路
OR８を介してＤフリツプフロツプDF３に加えら
れ、ＤフリツプフロツプDF３の出力はオア回路
OR７に加えられて保持される。すなわちＰ／Ｓ
コンバータ２５４から２番目に出力される“１”
信号によつて、この“１”信号に対応するノート
コードが記憶位置MP２に記憶される。 またアンド回路Ａ１８の出力はオア回路OR
９、アンド回路Ａ２１、オア回路OR１０を介し
てＤフリツプフロツプDF４に加えられ、Ｄフリ
ツプフロツプDF４の出力はオア回路OR９に加え
られて保持される。またＤフリツプフロツプDF
４の出力はインバータIN５を介してアンド回路
Ａ１８に加えられるとともにアンド回路Ａ２２に
加えられ、アンド回路Ａ１８を不動作にするとと
もにアンド回路Ａ２２を動作可能にする。 続いて、Ｐ／Ｓコンバータ２５４から３番目の
“１”信号が出力されると、この“１”信号はア
ンド回路Ａ２２を介して記憶位置MP３の各ビツ
トのアンド回路Ａ２３に加えられ、アンド回路Ａ
２３を動作可能にする。これにより、この時点で
ダウンカウンタ２６１から出力されている各ビツ
トの信号は記憶位置MP３の各ビツトのアンド回
路Ａ２３、オア回路OR１１、アンド回路Ａ２４
を介してＤフリツプフロツプDF５に加えられ、
ＤフリツプフロツプDF５の出力はオア回路OR１
１に加えられて保持される。すなわちＰ／Ｓコン
バータ２５４から３番目に出力される“１”信号
によつてこの“１”信号に対応するノートコード
が記憶位置MP３に記憶される。 またアンド回路Ａ２２の出力はオア回路OR１
２、アンド回路Ａ２５を介してＤフリツプフロツ
プDF６に加えられ、ＤフリツプフロツプDF６出
力はオア回路OR１２に加えられて保持される。
またＤフリツプフロツプDF６の出力はインバー
タIN６を介してアンド回路Ａ２２に加えられ、
アンド回路Ａ２２を不動作にする。 このようにＰ／Ｓコンバータ２５４から出力さ
れるシリアル信号に含まれる“１”信号のうち先
着の３つの“１”信号に関して、この“１”信号
に対応するノートコードが、ダウンカウンタ２６
１から各記憶位置MP１，MP２，MP３に順次
記憶される。 上記動作を上鍵盤１で押下されている鍵の最低
鍵がF4音、下鍵盤２で押下されている鍵がC2音、
E3音、G3音、Ａ＃3音、モードとしてオープンモ
ードが指定されている場合について第７図を参照
して説明すると次のようになる。 ダウンカウンタ２６１は、信号T0のタイミン
グでＦ音に対応するノートコード“0110”（10進
数で６）をセツトし、この値を初期値とし、クロ
ツクパルスφ1，φ2に同期してダウンカウントす
る。すなわちダウンカウンタ２６１の計数値（内
容）は第７図に示すように信号T0のタイミング
で10進数で６となり、続いて５，４，３……と小
さくなり、０になると次に15となり、以後14，
13，12、……と小さくなる。 また差データメモリ２５３には記憶位置Ｍ７，
Ｍ９，Ｍ１３，Ｍ１に“１”信号が記憶され、こ
の“１”信号は信号T3のタイミングでＰ／Ｓコ
ンバータ２５４に読み込まれ、Ｐ／Ｓコンバータ
２５４からは第４タイムスロツト、第６タイムス
ロツト、第10タイムスロツト、番14タイムスロツ
トにおいて“１”となるシリアル信号が出力され
る。したがつてLKノート一時メモリ２６に最先
の“１”信号が到来したときダウンカウンタ２６
１の内容は10進数で15になつており、この10進数
15に対応するＣ音を示すノートコードがまず記憶
位置MP１に読み込まれる。同様にＰ／Ｓコンバ
ータ２５４の出力によつて２番目の“１”信号が
到来したときのダウンカウンタ２６１の内容は10
進数で13になつており、この10進数13に対応する
Ａ＃音を示すノートコードが次に記憶位置MP２
に読み込まれ、３番目の“１”信号が到来したと
きのダウンカウンタ２６１の内容は10進数で９に
なつており、この10進数９に対応するＧ音を示す
ノートコードが最後に記憶位置MP３に読み込ま
れる。なおＰ／Ｓココンバータ２５４の出力によ
り４番目に到来する“１”信号によつては何の記
憶動作も行われない。 このようにして記憶位置MP１，MP２，MP
３に記憶されたノートコードは下鍵盤処理タイミ
ングＬ２Ｔ，Ｌ４Ｔ，Ｌ６Ｔのうちの信号T2Y3
のタイミングで順次シフトされ、下鍵盤ノートコ
ードLN４〜LN１として出力される。この下鍵
盤ノートコードLN４〜LN１の出力動作を第８
図に示したタイミングチヤートを用いて説明する
と次のようになる。 LKノート一時メモリ２６は、記憶位置MP１
にノートコードを記憶した時点でこの記憶位置
MP１に記憶したノートコードを下鍵盤ノートコ
ードLN４〜LN１として出力する。同時にＤフ
リツプフロツプDF２から記憶位置MP１にノー
トコードが記憶されていたことを示す信号LKを
出力する。下鍵盤処理タイミングＬ２Ｔになり、
下鍵盤処理タイミングＬ２Ｔ，Ｌ４Ｔ，Ｌ６Ｔの
間のみ“１”となる信号AF（第２図ｍ参照）と信
号T2Y3（第２図ｅ参照）とのアンド条件をとるア
ンド回路Ａ２８から“１”信号が出力されると、
この“１”信号は記憶位置MP１，MP２の各ビ
ツトのアンド回路Ａ２６、Ａ２７およびアンド回
路Ａ２９，Ａ３０に加えられ、アンド回路Ａ２
６，Ａ２７，Ａ２９，Ａ３０を動作可能にする。
またアンド回路Ａ２８の出力はインバータIN７
で反転されて記憶位置MP１，MP２，MP３の
各ビツトのアンド回路Ａ１６，Ａ２０，Ａ２４お
よびアンド回路Ａ１７，Ａ２１，Ａ２５に加えら
れ、アンド回路Ａ１６，Ａ２０，Ａ２４，Ａ１
７，Ａ２１，Ａ２５を不動作にする。これによ
り、記憶位置MP２の内容は記憶位置MP１に移
され、また記憶位置MP３の内容は記憶位置MP
２に移され、LKノート一時メモリ２６からは記
憶位置MP２に記憶されていたノートコードが下
鍵盤ノートコードLN４〜LN１として出力され、
また記憶位置MP２にノートコードが記憶されて
いたことを示す信号LKが出力される。同様に下
鍵盤処理タイミングＬ４Ｔの信号T2Y3のタイミ
ングになるとアンド回路Ａ２８のアンド条件が再
び成立し、記憶位置MP２に移されている記憶位
置MP３の内容は更に記憶位置MP１に移され、
LKノート一時メモリ２６からは記憶位置MP３
に記憶されていたノートコードが下鍵盤ノートコ
ードLN４〜LN１として出力され、また記憶位
置MP３にノートコードが割当てられていること
を示す信号LKが出力される。続いて下鍵盤処理
タイミングＬ６Ｔの信号T2Y3のタイミングにな
り、アンド回路Ａ２８のアンド条件が成立する
と、このアンド回路Ａ２８の出力により、記憶位
置MP１に移されている記憶位置MP３の内容は
クリアされ、これによりLKノート一時メモリ２
６から出力されている下鍵盤ノートコードLN４
〜LN１および信号LKは消滅する。 第９図はLKノートデータメモリ２７、UKオ
クターブデータメモリ２８、キーオンメモリ２９
の詳細を示すものである。LKノートデータメモ
リ２７は、セレクタ２７１、３ステージ４ビツト
のシフトレジスタ２７２からなる４ビツト３チヤ
ンネル（ch１〜ch３）の時分割メモリおよびこ
の時分割メモリの入出力データを比較する比較回
路２７３およびこの時分割メモリの出力を低速時
分割信号に変換するためのラツチ回路２７４をそ
なえている。このLKノートデータメモリ２７の
動作を説明すると、まず後述する割当て制御回路
３０からのロード信号LOが“１”であると、セ
レクタ２７１はＡ入力の信号を選択し、シフトレ
ジスタ２７２の記憶内容はこのセレクタ２７１を
介して保持されている。いまシフトレジスタ２７
２のあるチヤンネル時間に関連してロード信号
LOが“１”になつたとすると、セレクタ２７１
はＢ入力の信号を選択し、このＢ入力の信号をシ
フトレジスタ２７２に加えることにより、シフト
レジスタ２７２の対応するチヤンネルch１〜ch
３の内容を書き換える。また比較回路２７３はセ
レクタ２７１のＢ入力に加わる信号とシフトレジ
スタ２７２の出力とを比較し、入力ノートコード
LN４〜LN１と同一のノートコードがシフトレ
ジスタ２７２のいずれかのチヤンネルに記憶され
ているとこのチヤンネル時間に一致信号NCEQを
出力する。またシフトレジスタ２７２の出力（ク
ロツクパルスφ1，φ2に同期した高速時分割信号）
はラツチ回路２７４に加えられる。ラツチ回路２
７４はそのストローブ端子Ｓに第２図ｇに示すク
ロツクパルスφβとクロツクパルスφ2のアンド条
件をとるアンド回路Ａ３１の出力が加えられてお
り、このアンド回路Ａ３１の出力に同期してシフ
トレジスタ２７２の出力をラツチすることにより
シフトレジスタ２７２の出力を４倍のタイムスロ
ツトからなる低速時分割信号に変換する。 UKオクターブデータメモリ２８は、セレクタ
２８１、３ステージ３ビツトのシフトレジスタ２
８２、比較回路２８３、ラツチ回路２８４、イン
バータIN９、アンド回路Ａ３２から構成される。
このUKオクターブデータメモリ２８は各回路が
オクターブコードUB３′〜UB１′に対応する３
ビツト構成となつていることを除けばLKノート
メモリ２７と同一構成からなる。ただし、UKオ
クターブデータメモリ２８では比較回路２８３か
ら出力される一致信号を信号OCEQとしている。 キーオンメモリ２９は３チヤンネルch１〜ch
３の時分割メモリを構成する２本の３ステージ１
ビツトシフトレジスタ２９１，２９３およびラツ
チ回路２９３を具えており、シフトレジスタ２９
１はロード信号LOをオア回路OR１３を介して受
入し、この信号LOをアンド回路Ａ３３を介する
ことによりチヤンネル別に時分割で記憶する。こ
のシフトレジスタ２９１の各チヤンネルch１〜
ch３の記憶は割当て制御回路３０から所定チヤ
ンネルに対応してキーオフ検出信号KOFFが加え
られたとき、このキーオフ検出信号KOFFがイン
バータIN１０で反転されてアンド回路Ａ３３に
加わり、アンド回路Ａ３３が不動作になることに
よりクリアされる。シフトレジスタ２９１の出力
はキーオン信号KON′として送出されるとともに
ラツチ回路２９３に加えられる。 またシフトレジスタ２９２は、ダンプモードが
選択されているとロード信号LOをアンド回路Ａ
３５、オア回路OR１４を介して受入し、ダンプ
モードが選択されていないと割当て制御回路３０
から発生されるニユーキーオン信号NKO′をオア
回路OR１４を介して受入する。このシフトレジ
スタ２９２に加えられた信号はアンド回路Ａ３４
を介することによりチヤンネル別に時分割で記憶
され、この記憶はインバータIN１１を介してア
ンド回路Ａ３４に加わるクロツクパルスφβによ
り周期的にクリアされる。シフトレジスタ２９２
の出力はニユーキーオン信号NKO′としてラツチ
回路２９３に加えられる。 またキーコードデマルチ回路２１から加えられ
るダンプモードの選択を示す信号DMPはインバ
ータIN１２で反転されてアンド回路Ａ３６に加
えられる。したがつてダンプモードが選択されて
いないときアンド回路Ａ３６は動作可能となり、
割当て制御回路３０から出力される後述のシヨー
トデイケイ信号SD′はこのアンド回路Ａ３６を介
してラツチ回路２９３に加えられる。 ラツチ回路２９３は、そのストローブ端子Ｓに
クロツクパルスφβとφ2のアンド条件をとるアン
ド回路Ａ３７の出力が加えられており、前述のラ
ツチ回路２７４，２８４と同一の機能を果すもの
である。すなわちラツチ回路２９３はシフトレジ
スタ２９１，２９２およびアンド回路Ａ３６から
それぞれ出力される高速時分割信号であるキーオ
ン信号KON′、ニユーキーオン信号NKO′および
シヨートデイケイ信号SD′を低速の時分割信号に
変換し、これをキーオン信号KON、ニユーキー
オン信号NKO、シヨートデイケイ信号SDとして
出力する。 第１０図は割当て制御回路３０の詳細を示した
ものである。割当て制御回路３０はLKノートデ
ータメモリ２７、UKオクターブデータメモリ２
８の各チヤンネルch１〜ch３へのノートコード
LN４〜LN１およびオクターブコードUB３′〜
UB１′の割当て制御を行う。この割当て制御回
路３０の動作はサーチモードとロードモードに分
けることができる。サーチモードにおいてはLK
ノートデータメモリ２７、UKオクターブデータ
メモリ２８の各チヤンネルch１〜ch３のうち割
当てるべきチヤンネルを検索し、ロードモードに
おいてはサーチモードにおいて検索した割当てる
べきチヤンネルのチヤンネル時間に同期してロー
ド信号LOを発生し加えられているノートコード
LN４〜LN１およびオクターブコードUB３′〜
UB１′を割当てる。LKノート一時メモリ２６か
ら最初に出力されるLKノート一時メモリ２６の
記憶位置MP１に記憶されたノートコードに関す
るサーチモードは下鍵盤処理タイミングＬ１Ｔに
おいて実行され、ロードモードは続く下鍵盤処理
タイミングＬ２Ｔにおいて実行される。また２番
目に出力されるLKノート一時メモリ２６の記憶
位置MP２に記憶されたノートコードに関するサ
ーチモードは下鍵盤処理タイミングＬ３Ｔにおい
て実行され、ロードモードは続く下鍵盤処理タイ
ミングＬ４Ｔにおいて実行される。そして３番目
に出力されるLKノート一時メモリ２６の記憶位
置MP３に記憶されたノートコードに関するサー
チモードは下鍵盤処理タイミングＬ５Ｔにおいて
実行され、ロードモードは続く下鍵盤処理タイミ
ングＬ６Ｔにおいて行われる。すなわち第８図に
示すようにサーチモードは下鍵盤処理タイミング
Ｌ１Ｔ、Ｌ３Ｔ、Ｌ５Ｔにおいて行われ、ロード
モードは下鍵盤処理タイミングＬ２Ｔ、Ｌ４Ｔ、
Ｌ６Ｔにおいて行われる。 まずサーチモードについて説明する。サーチモ
ードにおいて、LKノートデータメモリ２７に加
えられるノートコードLN４〜LN１およびUKオ
クターブデータメモリ２８に加えられるオクター
ブコードUB３′〜UB１′がLKノートデータメモ
リ２７およびUKオクターブデータメモリ２８の
いずれかのチヤンネルch１〜ch３に既に割当て
られていると、当該チヤンネルのチヤンネル時間
においてLKノートデータメモリ２７の比較回路
２７３から“１”の一致信号NCEQが生じ、UK
オクターブデータメモリ２８の比較回路２８３か
ら“１”の一致信号OCEQが生じる。またこのノ
ートコードLN４〜LN１およびオクターブコー
ドUB３′〜UB１′に対応する鍵が押鍵中とみな
されていればキーオンメモリ２９のシフトレジス
タ２９１から“１”のキーオン信号KON′が生じ
ている。したがつてこのとき上記信号NCEQ、
OCEQ、KON′およびサーチモードのとき“１”
となる第２図ｎに示す信号BFが加えられている
アンド回路Ａ４０のアンド条件が成立し、このア
ンド回路Ａ４０の出力はオア回路OR１６を介し
てＤフリツプフロツプDF７に加えられ、Ｄフリ
ツプフロツプDF７の出力はアンド回路Ａ４１に
加えられて保持される。このＤフリツプフロツプ
DF７の出力は加えられているノートコードLN４
〜LN１およびオクターブコードUB３′〜UB
１′が既に割当て済であることを示している。な
おこのＤフリツプフロツプDF７に保持された信
号はインバータIN１５を介してアンド回路Ａ４
１に加わる第２図ｒに示す信号CL６のタイング
で、すなわち後述するロードモードが終了する毎
にクリアされる。 ロードモードはアンド回路Ａ４２からロード信
号LOを発生することによつて行われる。このア
ンド回路Ａ４２のアンド条件を論理式で示すと次
のようになる。 LO＝AF・LK・′・・・
・TR・・′ ここで信号AFは処理タイミングＬ２Ｔ、Ｌ４
Ｔ、Ｌ６Ｔの間、すなわちロードモードの間のみ
“１”となる第２図ｍに示す信号、信号LKはLK
ノート一時メモリ２６から出力される割当てるべ
きメロデイ付加音があることを示す信号、信号
KON′はキーオンメモリ２９から出力されるキー
オン信号KON′をインバータIN１４で反転した信
号、信号はＤフリツプフロツプDF７の出力信
号ASをインバータIN１６で反転した信号で、加
えられているノートコードLN４〜LN１および
オクターブコードUB３′〜UB１′が未だ割当て
られていないことを示す信号である。また信号
NASはＤフリツプフロツプDF８の出力信号
NASをインバータIN１８で反転した信号で、Ｄ
フリツプフロツプDF８はアンド回路Ａ４２の出
力であるロード信号LOをオア回路OR１７、他の
入力にインバータIN１７を介して信号CL６が加
わるアンド回路Ａ４３を介して受入し、その出力
をオア回路OR１７に加えることによつて保持し
ている。すなわちＤフリツプフロツプDF８の出
力は加えられているノートコードLN４〜LN１
およびオクターブコードUB３′〜UB１′を今回
の割当てで割当てたことを示し、このＤフリツプ
フロツプDF８の出力信号NASを反転した信号
NASは加えられているノートコードLN４〜LN
１およびオクターブコードUB３′〜UB１′を今
回の割当において未だ割当てていないことを示し
ている。また信号はUK最低音検出回路２
３から発生されるUK最低音変化信号UKCGをイ
ンバータIN２１で反転した信号でUK最低音の変
化はなかつたことを示している。 また信号TRはトランケートすべきチヤンネル
に対応してトランケート回路３０２から発生され
るものである。ここでトランケート回路３０２の
詳細について簡単に説明しておくが、その前にト
ランケート回路３０２の動作に係わるキーオフ検
出について説明する。なお、ここでいうキーオフ
とは前述したように現実の離鍵とは必ずしも対応
していない。この実施例におけるキーオフ検出
は、割当てるべきノートコードLN４〜LN１お
よびオクターブコードUB３′〜UB１′が概に割
当てられていることを示すアンド回路Ａ４０の出
力と新たな割当てを指令するロード信号LO（アン
ド回路Ａ４２の出力）のいずれもが所定時間以上
とだえたことをもつてキーオフとして検出してい
る。アンド回路Ａ４０およびＡ４２の出力はオア
回路OR１５、アンド回路Ａ３８を介して３ステ
ージ１ビツトのシフトレジスタ３０１に加えら
れ、このシフトレジスタ３０１の出力はオア回路
OR１５に加えられる。したがつて割当てるべき
ノートコードLN４〜LN１およびオクターブコ
ードUB３′〜UB１′が既に割当てられているか、
または新たにロード信号LOが発生すると、この
チヤンネルch１〜ch３に関連してシフトレジス
タ３０１に“１”信号が記憶される。この“１”
信号はインバータIN２２を介してアンド回路Ａ
３８に加えられる信号AR（第２図ｐ参照）によ
つて処理タイミングART毎にクリアされる。シ
フトレジスタ３０１の出力はインバータIN１３
を介してアンド回路Ａ３９に加えられる。アンド
回路Ａ３９は他の入力に信号AR、キーオン信号
KON′、信号が加えられており、キーオフ
検出を示すキーオフ信号KOFFを出力する。この
アンド回路Ａ３９の論理条件を論理式で示すと次
のようになる。 KOFF＝AR・・KON′・ ここで信号はインバータIN１３の出力であ
る。すなわち処理タイミングARTにおいて、信
号KON′が生じていてかつ信号AAおよびUKCG
がともに生じていないとき、アンド回路Ａ３９の
アンド条件が成立してキーオフ信号KOFFを出力
する。このキーオフ信号KOFFは前述したキーオ
ンメモリ２９（第９図）のインバータIN１０に
加えられ、当該チヤンネルにおけるシフトレジス
タ２９１の記憶をクリアし、当該チヤンネルのキ
ーオン信号KON′を“０”にする。 トランケート回路３０２は上記キーオン信号
KON′が“０”になつた後において発生される上
記キーオフ信号KOFFをチヤンネル別に計数し、
この計数値が最大のチヤンネルを離鍵後最も時間
が経過したチヤンネルとして検出し、このチヤン
ネルのチヤンネル時間にトランケート信号TRを
出力する。 アンド回路Ａ３９から出力されたキーオフ信号
KOFFはトランケート回路３０２の３ステージ１
ビツトシフトレジスタSR１に加えられ、このシ
フトレジスタSR１の各ステージの出力はオア回
路OR１８でオア条件がとられて３チヤンネル時
間分にパルス幅が伸長され加算器AD１のＢ入力
に加えられる。加算器AD１はそのＡ入力に３ス
テージ２ビツトシフトレジスタSR２の出力が加
えられるとともにその加算出力をキーオン信号
KON′によつて不動作となるゲート回路GA１を
介して上記シフトレジスタSR２の入力に加えて
おり、加算器AD１、ゲート回路GA１、シフト
レジスタSR２は、キーオン信号KON′が“０”
のチヤンネルに関してのみ動作してキーオフ信号
KOFFをチヤンネル別に計数する２ビツトの時分
割カウンタを構成している。 シフトレジスタSR２の出力は比較回路COM１
のＡ入力に加えられるとともにセレクタSE１の
Ａ入力に加えられる。セレクタSE１はそのＢ入
力にセレクタSE１の出力を１チヤンネル時間遅
延するＤフリツプフロツプ回路DC１の出力が加
えられており、シフトレジスタSR２の出力がＤ
フリツプフロツプ回路DC１の出力よりも大きい
とＡ入力に加わるシフトレジスタSR２の出力を
選択してＤフリツプフロツプ回路DC１に加え、
シフトレジスタSR２の出力がＤフリツプフロツ
プDC１の出力よりも小さいとＢ入力に加わるＤ
フリツプフロツプ回路DC１の出力を選択してＤ
フリツプフロツプ回路DC１に加える。すなわち
シフトレジスタSR２の出力がＤフリツプフロツ
プ回路DC１の出力よりも大きいとこのシフトレ
ジスタSR２の出力でＤフリツプフロツプ回路DC
１の記憶内容を書きかえ、シフトレジスタSR２
の出力がＤフリツプフロツプ回路DC１の出力よ
りも小さいと、Ｄフリツプフロツプ回路DC１の
出力をセレクタSE１のＢ入力を介して再びＤフ
リツプフロツプ回路DC１に加え、これを保持す
る。なお、セレクタSE１の選択動作は比較回路
COM１の比較出力Ａ＞Ｂに基づき行われる。す
なわち、比較回路COM１はそのＢ入力にＤフリ
ツプフロツプ回路DC１の出力が加えられており、
Ａ入力に加えられるシフトレジスタSR２の出力
がＢ入力に加えられるＤフリツプフロツプ回路
DC１の出力よりも大きいと（Ａ＞Ｂ）、“１”の
比較出力Ａ＞Ｂを送出し、これをセレクタSE１
のＡ入力セレクト端子SAに加え、セレクタSEを
Ａ入力選択モードにする。反対にＤフリツプフロ
ツプ回路DC１の出力がシフトレジスタSR２の出
力よりも大きいと、比較回路COM１は“０”の
比較出力Ａ＞Ｂを送出し、これをノア回路NR１
を介してセレクタSE１のＢ入力セレクト端子SB
に加え、セレクタSE１をＢ入力選択モードにす
る。 上記動作に割当て制御回路３０のサーチモード
の間（下鍵盤処理タイミングＬ１Ｔ、Ｌ３Ｔ、Ｌ
５Ｔの間）に行われ、Ｄフリツプフロツプ回路
DC１の記憶内容はサーチモードの終了時におい
てシフトレジスタSR２から時分割で出力される
各チヤンネルch１〜ch３の計数値のうちの最大
値となる。 続くロードモード（下鍵盤処理タイミングＬ２
Ｔ、Ｌ４Ｔ、Ｌ６Ｔ）においてはＤフリツプフロ
ツプ回路DC１に記憶された最大値とシフトレジ
スタSR２の出力を比較回路COM１で比較し、両
方の値が一致したとき（Ａ＝Ｂ）、すなわち最大
値となつているチヤンネル時間においてトランケ
ート信号TRを出力する。なおロードモードが終
了する毎に信号CL６によりノア回路NR１の出力
は“０”となり、Ｄフリツプフロツプ回路DC１
に記憶されている値はクリアされる。 このようにトランケート回路３０２は、キーオ
ン信号KON′が“０”のチヤンネルに関してキー
オフ信号KOFFを計数するとともにサーチモード
毎にこの計数値の最大値を検出し、ロードモード
毎にこの最大値となつているチヤンネルのチヤン
ネル時間においてトランケート信号TRを出力す
る。 また信号・′は、ダンプモードの選択
を示すダンプ信号DMPとタイマ回路３０３から
出力されるシヨートデイケイ信号SD′とのナンド
条件をとるナンド回路NA１の出力である。この
ナンド回路NA１の出力の意味を説明するために
次にタイマ回路３０３の動作について説明する。 タイマ回路３０３の動作は、ダンプモードが選
択されている場合（DMP＝“１”）と選択されて
いない場合（DMP＝“０”）とで異なる。すなわ
ちダンプモードが選択されている場合はキーオフ
信号KOFFに応答し、このキーオフ信号KOFFの
立上りから所定時間（この実施例では25ms）の
間“１”となる信号SD′を発生する。またダンプ
モードが選択されていない場合はロード信号LO
に応答し、このロード信号LOの立上りから所定
時間（この実施例では12.5ms）の間“１”とな
る信号SD′を発生するとともにロード信号LOか
ら12.5ms遅延してニユーキーオン信号NKO′を発
生する。このタイマ回路３０３は各チヤンネル
ch１〜ch３別に設けられており、各チヤンネル
別に動作する。ただし、第１０図には第１チヤン
ネルch１に関してのみ代表して図示されている。
なお第２チヤンネルch２、第３チヤンネルch３
に関する回路はタイミング信号として信号T1Y3
の代りに信号T2Y3、T3Y3を用いている点を除け
ば図示した回路と同様である。以下第１チヤンネ
ルch１に関する回路のみ代表してその動作を説
明する。 まずダンプモードが選択されている場合につい
て説明する。ダンプモードが選択されていると信
号DMPは“１”であり、この“１”の信号DMP
はセレクタ３０４のＢ入力セレクト端子SBに加
わり、セレクタ３０４はＢ入力選択モードとなつ
ている。この状態において、第１チヤンネルch
１のチヤンネル時間にアンド回路Ａ３９からキー
オフ信号KOFFが生じると、この信号KOFFはセ
レクタ３０４のＢ入力、信号T1Y3によつて第１
チヤンネルch１のチヤンネル時間において動作
可能となつているアンド回路Ａ４４を介してRS
フリツプフロツプFF３のセツト入力Ｓに加わり、
フリツプフロツプFF３をセツトする。またアン
ド回路Ａ４４の出力は微分回路DFF１で立上り
微分がとられ、カウンタCO１のリセツト入力Ｒ
に加えられる。カウンタCO１はそのカウント入
力CKにタイミング信号発生回路２２から発生さ
れる所定周期のパルス信号Ｐ０が加えられてお
り、このパルス信号Ｐ０を計数することにより、
リセツト端子Ｒに微分回路DFF１の出力が加つ
てから12.5ms後および25ms後にパルス信号を出
力し、12.5ms後に生じるパルス信号Ｐ１はアン
ド回路Ａ４５に加えられ、25ms後に生じるパル
ス信号Ｐ２はアンド回路Ａ４６に加えられる。と
ころで、この場合、ダンプ信号DMPは“１”で
あるのでダンプ信号DMPが加わるアンド回路Ａ
４６は動作可能、ダンプ信号DMPをインバータ
IN２０で反転した信号が加わるアンド回路Ａ４
５は不動作となつている。したがつてカウンタ
CO１から出力されるパルス信号Ｐ２が、アンド
回路Ａ４６、オア回路OR１９を介してフリツプ
フロツプFF３のリセツト入力Ｒに加わりフリツ
プフロツプFF３をリセツトする。すなわちフリ
ツプフロツプFF３は、キーオフ信号KOFFの立
上りから25msの間セツトされ、その後リセツト
される。このフリツプフロツプFF３の出力は信
号T1Y3によつて動作可能となるアンド回路Ａ４
７、オア回路OR２０を介して信号SD′として出
力される。この信号SD′は、キーオフ信号KOFF
の立上りから25msの間、第１チヤンネルch１の
チヤンネル時間の間のみ“１”となる信号であ
る。同様に他のチヤンネル（第２チヤンネルch
２、第３チヤンネルch３）でキーオフ信号KOFF
が発生された場合はこのキーオフ信号KOFFの立
上りから25msの間第２チヤンネルch２、第３チ
ヤンネルch３のチヤンネル時間においてそれぞ
れ“１”となる信号が他の回路から発生され、オ
ア回路OR２０から出力される。 次にダンプモードが選択されていない場合につ
いて説明する。ダンプモードが選択されていない
と、信号DMPは“０”であり、この“０”の信
号DMPはインバータIN１９で反転されてセレク
タ３０４のＡ入力セレクト端子SAに加わり、セ
レクタ３０４をＡ入力選択モードにする。この状
態で、アンド回路Ａ４２から第１チヤンネルch
１のチヤンネル時間に同期してロード信号LOが
発生されると、このロード信号LOはセレクタ３
０４のＡ入力、アンド回路Ａ４４を介してフリツ
プフロツプFF３に加えられ、フリツプフロツプ
FF３をセツトする。またアンド回路Ａ４４の出
力は微分回路DFF１を介してカウンタCO１に加
わり、カウンタCO１はロード信号LOの立上りに
同期してリセツトされる。ところでこの場合、ダ
ンプ信号DMPは“０”であるので、アンド回路
Ａ４６は不動作、アンド回路Ａ４５は動作可能と
なつている。したがつてフリツプフロツプFF３
の出力がＤフリツプフロツプDF９を介して加わ
るアンド回路Ａ４５はロード信号LOが立上つて
から12.5ms後にそのアンド条件が成立し、この
アンド回路Ａ４５の出力はオア回路OR１９を介
してフリツプフロツプFF３のリセツト入力Ｒに
加えられフリツプフロツプFF３をリセツトする。
またアンド回路Ａ４５の出力は信号T1Y3によつ
て動作可能となつているアンド回路Ａ４８、オア
回路OR２１を介してニユーキーオン信号
NKO′として出力される。またロード信号LOの
立上りから12.5msの間セツトされるフリツプフ
ロツプFF３の出力は信号T1Y3によつて動作可能
となつているアンド回路Ａ４７、オア回路OR２
０を介して信号SD′として出力される。このよう
にタイマ回路３０３はダンプモードが選択されて
いない場合はロード信号LOの立上りから12.5ms
の間、当該チヤンネルのチヤンネル時間の間
“１”となるシヨートデイケイ信号SD′を発生す
るとともに、ロード信号LOの立上りから12.5ms
経過して当該チヤンネルのチヤンネル時間におい
て“１”となるニユーキーオン信号NKO′を発生
する。 ナンド回路NA１には、上記タイマ回路３０３
から発生されたシヨートデイケイ信号SD′および
ダンプ信号DMPが加えられている。これにより
ナンド回路NA１はダンプモードが選択されてい
るとキーオフ信号KOFFが発生したチヤンネル時
間において該キーオフ信号KOFFの発生から
25msの間“０”となる信号を発生する。なおダ
ンプモードが選択されていないとナンド回路NA
１の出力は常に“１”である。 したがつてアンド回路Ａ４２は、ダンプモード
が選択されていない場合は以上説明した各種の信
号に基づき、条件 AF・LK・・・・
・TR が成立するとロード信号LOを発生すると、ダン
プモードが選択されている場合は、上記条件が成
立しても、キーオフ信号KOFFが発生したチヤン
ネルに関しこのキーオフ信号KOFFの発生から
25msの間はロード信号LOが発生されない。すな
わちダンプモードが選択されている場合はキーオ
フ信号KOFFが発生したチヤンネルに関し、該キ
ーオフ信号KOFFが発生してから25msの間ロー
ド信号LOの発生が禁止される。 このようにしてアンド回路Ａ４２から発生され
たロード信号LOはLKノートデータメモリ２７、
UKオクターブデータメモリ２８、キーオンメモ
リ２９に加えられ、LKノート一時メモリ２６か
ら発生されるノートコードLN４〜LN１、UK最
低音検出回路２３から発生されるオクターブコー
ドUB３′〜UB１′のチヤンネル割当て制御およ
びキーオン信号KON、シヨートデイケイ信号
SD、ニユーキーオン信号NKOの形成制御が行わ
れる。 第１１図は、ラツチ制御回路３２の詳細を示し
たものである。ラツチ制御回路３２は、処理タイ
ミングARTに同期した信号ARおよびキーオンメ
モリ２９から出力されるニユーキーオン信号
NKOを受入し、２種類のラツチ信号LA、LA−
１、LA−２、LA−３およびLB−１、LB−２、
LB−３をLKノートデータメモリ２７、UKオク
ターブデータメモリ２８、キーオンメモリ２９か
ら出力される低速時分割データのチヤンネル時間
に関連して発生する。なお上記低速時分割データ
のチヤンネル時間は前述したように第９図に示し
たラツチ回路２７４，２８４，２９３のラツチタ
イミミングによつて決定されるのであるが、この
チヤンネル時間を処理タイミングART、PT、Ｕ
１Ｔ……との関係のもとに示すと第１２図ａ，ｂ
のようになる。 第１１図において、信号ARはオア回路OR２
２を介してフリツプフロツプDF１０に加えられ、
ＤフリツプフロツプDF１０の出力はＤフリツプ
フロツプDF１１、DF１２を介してオア回路OR
２２に加えられる。またＤフリツプフロツプDF
１０、DF１１、DF１２はそれぞれクロツクパル
スφα，φβによつて駆動されている。したがつ
て、オア回路OR２２の出力信号AR１、Ｄフリ
ツプフロツプDF１０の出力信号AR２、Ｄフリ
ツプフロツプDF１１の出力信号AR３は第１２
図ｃ，ｄ，ｅのようになる。この信号AR１，
AR２，AR３はアンド回路Ａ４９、Ａ５０，Ａ
５１で信号φαとそれぞれアンド条件がとられ、
ラツチ信号LA−１，LA−２，LA−３として出
力される。ラツチ信号LA−１，LA−２，LA−
３は第１２図ｇ，ｈ，ｉに示される。第１２図か
ら明らかなようにラツチ信号LA−１，LA−２，
LA−３は低速チヤンネルch１，ch２，ch３のチ
ヤンネル時間にそれぞれ同期している。またラツ
チ信号LA−１，LA−２，LA−３はアンド回路
Ａ５２，Ａ５３，Ａ５４でニユーキーオン信号
NKOとそれぞれアンド条件がとられ、ラツチ信
号LB−１，LB−２，LB−３として出力される。
すなわちラツチ信号LB−１，LB−２，LB−３
はラツチ信号LA−１，LA−２，LA−３と完全
に同期し、ニユーキーオン信号NKOが“１”で
あるチヤンネル時間に関してのみ生じる信号であ
る。 第１３図は音源部２４の詳細を示したものであ
る。音源部２４は12の音名Ｃ＃〜Ｃに対応してオ
クターブ関係にある２種類の音源信号Ｈ，Ｌをそ
れぞれ発生するＨ／Ｌ音源クロツク発生回路２４
１および上記音源信号Ｈ，ＬのいずれかをUK最
低音検出回路２３から出力されるノートコード
UN４′、UN３〜UN１に対応してチヤンネルch
１〜ch３別に選択して出力する12音源信号発生
回路２４２，２３４，２４４から構成される。 Ｈ／Ｌ音源クロツク発生回路２４１は各音名Ｃ
＃〜Ｃに対応する12の回路からなり、第１３図に
おいては音名Ｃに対応する回路に関してのみ代表
してその詳細が示されている。この回路はクロツ
クパルスφ2によつて駆動されるカウンタCO２と、
このカウンタCO２の計数値が予設定所定値に達
する毎に１発のパルスＰを発生する所定値検出回
路VDと、パルスＰのパルス幅を所定幅のパルス
に伸長して出力するパルス幅伸長回路PWと、シ
フトレジスタSR３、加算器AD２、Ｄフリツプフ
ロツプDF１３、アンド回路Ａ５３，Ａ５４、オ
ア回路OR２３、インバータIN２２からなり、パ
ルスＰが生じる毎に全体で「１」を加算するカウ
ンタ回路と、オア回路OR２４，OR２５、ゲー
ト回路GA２とをそなえている。カウンタCO２
の計数値が所定値になり、所定値検出回路VDか
らパルスＰが出力されると、このパルスＰはパル
ス幅伸長回路PWに加えられ、パルス幅伸長回路
PWはこのパルスＰをシフトレジスタSR３のス
テージ数に対応するパルス幅のパルスに伸長して
出力する。このパルス幅伸長回路PWの出力はシ
フトレジスタSR３のシフト入力Ｓおよびアンド
回路Ａ５３，Ａ５４およびゲート回路GA２のイ
ネイブル端子ENに加えられ、シフトレジスタSR
３をシフトモード、アンド回路Ａ５３，Ａ５４お
よびゲート回路GA２を動作可能にする。またパ
ルスＰはオア回路OR２３を介して加算器AD２
のキヤリイ入力Ciに加えられるとともにオア回路
OR２４，OR２５を介してゲート回路GA２に加
えられる。ゲート回路GA２はオア回路OR２４，
OR２５に対応して２つの信号CH、CLを開閉す
るようになつており、信号CH，CLにはまずパル
スＰが生じる。シフトレジスタSR３がシフトモ
ードになることにより、シフトレジスタSR３の
最終ステージから最初に出力される信号はアンド
回路Ａ５３を介して加算器AD２の加算入力Ａに
加えられる。加算器AD２は加算入力Ｂに信号
“０”が加えられ、キヤリイ入力Ciには前述した
ようにパルスＰが加えられている。したがつて、
加算器AD２はまず、シフトレジスタSR３から最
初に出力された信号に対して信号“１”を加算す
る。加算器AD２の加算出力Ｓはシフトレジスタ
SR３の第１ステージに加えられる。またこの加
算により加算器AD２のキヤリイ出力COに信号
“１”が生じると、このの信号“１”はＤフリツ
プフロツプDF１３、アンド回路Ａ５４、オア回
路OR２３を介して加算器AD２のキヤリイ入力
Ciに加えられる。これにより加算器AD２はシフ
トレジスタSR３から２番目に出力される信号に
対しても“１”を加算する。なお、加算によりキ
ヤリイ出力COに信号“１”が生ない場合は、加
算器AD２はシフトレジスタSR３から出力された
信号をそのままシフトレジスタSR３の第１ステ
ージに加える。上記と同様の動作がパルス幅伸長
回路PWの出力が“１”の間続けられ、パルス幅
伸長回路PWの出力が“０”となつた時点におい
て、シフトレジスタSR３の各ステージの内容が
示す値は全体で「１」加算されたことになる。パ
ルス幅伸長回路PWの出力が“０”となると、こ
の信号はインバータIN２２を介してシフトレジ
スタSR３のホールド入力Ｈに加えられ、シフト
レジスタSR３はホールドモードとなり各ステー
ジの内容は再びパルスＰが生じるまで保持され
る。すなわち、シフトレジスタSR３の各ステー
ジの内容はパルスＰが生じる毎にシフトされると
ともに各ステージの内容全体が表わす値に対して
「１」が加算され、この動作が繰り返えされる。
シフトモードにおいて、シフトレジスタSR３の
最終ステージから出力される信号はオア回路OR
２４を介してゲート回路GA２に加わり、ゲート
回路GA２から信号CHとして出力される。また
シフトレジスタSR３は最終ステージの前ステー
ジからも信号を出力し、この信号はオア回路OR
２５を介してゲート回路GA２に加わり、信号CL
として出力される。信号CHとCLを比較してみる
と、信号CHはパルスＰを先頭にしてパルスＰの
周期で変化する信号Q1、パルスＰの２倍の周期
で変化する信号Q2、パルスＰの４倍の周期で変
化する信号Q3、パルスＰの８倍の周期で変化す
る信号号Q4、……が時分割で生じる信号となる。
すなわち信号Ｐ，Q1，Q3，Q4……がパルスＰが
生じる毎に繰り返し生じる信号となる。これに対
し信号CLはパルスＰを先頭にしてパルスＰの４
倍の周期で変化する信号Q2、パルスＰの８倍の
周期で変化する信号Q3、パルスＰの16倍の周期
で変化する信号Q4……が時分割で生じる信号と
なる。すなわち信号Ｐ，Q2，Q3，Q4……がパル
スＰが生じる毎に繰り返し生じる信号となる。な
お上記説明は音名Ｃに対応する回路について行つ
たが、他の音名に対応する回路も所定値検出回路
VDの設定値が異なるだけで他の構成は全く同一
である。 このようにＨ／Ｌ音源クロツク発生回路２４１
は、各音名Ｃ＃〜Ｃに対応してそれぞれ２種類の
信号Ｈ、Ｃ＃Ｈ、Ｄ＃Ｈ、……CHおよびＬ、Ｃ
＃Ｌ、DL、……CLの計24の信号を発生し、これ
を12音源信号発生回路２４２，２４３，２４４に
加える。 12音源信号発生回路２４２，２４３，２４４は
各チヤンネルch１，ch２，ch３にそれぞれ対応
しており、UK最低音検出回路２３から出力され
るメロデイ付加音形成の基準となるノートコード
UN４′，UN３〜UN１をラツチ制御回路３２か
ら発生されるラツチ信号LB−１，LB−２，LB
−３に対応してそれぞれラツチし、このラツチさ
れたノートコードに対応して音名別に信号Ｈまた
はＬのいずれかを選択して12の信号として出力す
る。第１３図においてはチヤンネルch１に対応
する回路のみ代表してその詳細が示されている。
なお、他の回路２４３，２４４も回路２４２と同
様に構成される。 UK最低音検出回路２３から出力されるノート
コードUN４′、UN３〜UN１はラツチ制御回路
３２から発生されるラツチ信号LB−１のタイミ
ングでラツチ回路LA１にラツチされ、Ｈ／Ｌ音
源制御メモリTCMに加えられる。Ｈ／Ｌ音源制
御メモリTCMはリードオンリイメモリから構成
され、Ｈ／Ｌ音源セレクタTCEにおける信号Ｈ
とＬの選択パターンがノートコードUN４′，UN
３〜UN１をアドレスとして記憶されている。
Ｈ／Ｌ音源制御メモリTCMの記憶内容をノート
コードUN４′、UN３〜UN１の表わす音名との
関係のもとに表に示すと第４表のようになる。
られる。デコーダ２５２は16ビツトのデコーダで
減算回路２５１の算出値Ｑを16の出力端子(4)〜
（15）（０）〜(3)のいずれかにデコードして出力す
る。ここでデコーダ２５２の出力端子(4)〜（15）
（０）〜(3)は減算回路２５１の算出値（Ｑ）を10
進数で表わしたものにそれぞれ対応している。例
えば、減算回路２５１の算出値（Ｑ）が“0100”
（10進数で４）であると出力端子(4)に信号“１”
が生じる。このデコーダ２５２の出力端子の配列
は後述する説明から明らかになるようにメロデイ
付加音形成の優先順位を示している。デコーダ２
５２の出力は差データ一時メモリ２５３に加えら
れる。 差データ一時メモリ２５３はデコーダ２５２の
出力端子(4)〜（15）（０）〜(3)にそれぞれ対応す
る16の記憶位置Ｍ４〜Ｍ１５、Ｍ０〜Ｍ３を有し
ており、記憶位置Ｍ４〜Ｍ１５の構成は記憶位置
Ｍ１５に代表して示されており、記憶位置（０）
〜(3)の構成は記憶位置(3)に代表して示されてい
る。すなわち差データ一時メモリ２５３の記憶位
置Ｍ４〜Ｍ１５はそれぞれ２入力アンド回路Ａ１
０とフリツプフロツプFF１から構成され、２入
力アンド回路Ａ１０はその入力に信号Ｌとクロツ
クパルスφkとのアンド条件をとるアンド回路Ａ
９の出力およびデコーダ２５２の対応する出力端
子(4)〜（15）の信号が加わり、フリツプフロツプ
FF１はそのセツト入力Ｓにアンド回路Ａ１０の
出力、リセツト入力Ｒに信号U7がそれぞれ加わ
る。また記憶位置Ｍ０〜Ｍ３はそれぞれ３入力ア
ンド回路Ａ１１とフリツプフロツプFF２から構
成され、３入力アンド回路Ａ１１はその入力に前
記アンド回路Ａ９の出力およびデコーダ２５２の
対応する出力端子（０）〜(3)の信号およびインバ
ータIN２の出力が加わり、フリツプフロツプFF
２はそのセツト入力Ｓにアンド回路Ａ１１の出
力、リセツト入力Ｒに信号U7がそれぞれ加わる。
ここで信号Ｌは第２図（０）に示すように下鍵盤
処理タイミングＬ１Ｔ〜Ｌ７Ｔの間“１”となる
信号であり、インバータIN２はクローズモード
が選択されたとき“１”となるスイツチ５の出力
信号CLOSEを第２図ｃに示すタイミング信号T0
（キーコード信号KC１〜KC４に含まれる同期信
号SYに同期した信号）によつてラツチするラツ
チ回路２５５の出力が加えられており、クローズ
モードが選択されていれば“０”、オープンモー
ドが選択されていれば“１”となる信号を出力す
る。したがつてオープンモードが選択されている
と差データ一時メモリ２５３の各記憶位置Ｍ４〜
Ｍ１５、Ｍ０〜Ｍ３のアンド回路Ａ１０およびＡ
１１は下鍵盤処理タイミングＬ１Ｔ〜Ｌ７Ｔの間
動作可能となり、この下鍵盤処理タイミングＬ１
Ｔ〜Ｌ７Ｔの間にデコーダ２５２から出力される
信号によつて対応する記憶位置のフリツプフロツ
プFF１またはFF２がセツトされる。またクロー
ズモードが選択されていると記憶位置Ｍ４〜Ｍ１
５のアンド回路Ａ１０が下鍵盤処理タイミングＬ
１Ｔ〜Ｌ７Ｔの間動作可能となるが、記憶位置Ｍ
０〜Ｍ３のアンド回路Ａ１１はインバータIN２
の出力によつて動作可能とならず、下鍵盤処理タ
イミングＬ１Ｔ〜Ｌ７Ｔの間にデコーダ２５２か
ら出力された信号によつて記憶位置Ｍ４〜Ｍ１５
のフリツプフロツプFF１のみがセツトされる。
このクローズモードにおいては記憶位置Ｍ０〜Ｍ
３のフリツプフロツプFF２はデコーダ２５２か
ら対応する出力があつたとしてもセツトされな
い。なお各記憶位置Ｍ４〜Ｍ１５、Ｍ０〜Ｍ３の
フリツプフロツプFF１およびFF２は信号U7が発
生される毎にリセツトされる。このように差デー
タ一時メモリ２５３は、オープンモードであれば
下鍵盤処理タイミングＬ１Ｔ〜Ｌ７Ｔにおけるデ
コーダ２５２の出力端子(4)〜（15）、（０）〜(3)の
信号を全て対応する各記憶位置Ｍ４〜Ｍ１５、Ｍ
０〜Ｍ３に記憶し、クローズモードであれば下鍵
盤処理タイミングＬ１Ｔ〜Ｌ７Ｔにおけるデコー
ダ２５２の出力端子のうち出力端子（０）〜(3)を
除く出力端子(4)〜（15）の信号を対応する記憶位
置Ｍ４〜Ｍ１５に記憶する。 例えば、上鍵盤ノートコードUN４〜UN１が
表わす音名がＦで、下鍵盤２で音名Ｃ，Ｅ，Ｇ，
Ａ＃の４つの鍵が押下されていると減算回路２５
１は下鍵盤処理タイミングＬ１Ｔ〜Ｌ７Ｔの間に
“0111”、“0001”、“1101”、“1001”の４つの値を
出力し、オープンモードであれば差データ一時メ
モリ２５３の記憶位置Ｍ７，Ｍ９，Ｍ１３，Ｍ１
に“１”信号が記憶され、クローズモードであれ
ば記憶位置Ｍ１への記憶が禁止されるので、記憶
位置Ｍ７，Ｍ９，Ｍ１３に“１”信号が記憶され
る。 差データ一時メモリ２５３の各記憶位置Ｍ４〜
Ｍ１５、Ｍ０〜Ｍ３の記憶内容（各フリツプフロ
ツプFF１，FF２の出力）は第２図ｄに示す信号
T3の発生タイミング（信号T0を３タイムスロツ
ト遅延した信号）でパラレル／シリアルコンバー
タ（Ｐ／Ｓコンバータ）２５４にパラレルに読み
込まれ、その後この読み込まれた信号は記憶位置
Ｍ４の内容を先頭とするシリアル信号として出力
される。このシリアル信号の各タイムスロツトは
クロツクパルスφ1，φ2によつて決定されるタイ
ムスロツトに同期しており、Ｐ／Ｓコンバータ２
５４から記憶位置Ｍ４の内容が最初に出力される
タイミングは信号T3よりも１タイムスロツト遅
れたタイミング、すなわち信号T0から４タイム
スロツト遅れたタイミングとなる。このＰ／Ｓコ
ンバータ２５４の出力はアンド回路Ａ１２を介し
てLKノート一時メモリ２６に加えられる。とこ
ろでアンド回路Ａ１２は他の入力にアンド回路Ａ
１３の出力が加えられており、アンド回路Ａ１３
にはラツチ回路２５５の出力を信号U7のタイミ
ングでラツチするラツチ回路２５６の出力とラツ
チ回路２５５の出力との排他論理条件をとる排他
論理和回路EX１の出力をインバータIN３で反転
した信号、すなわちメロデイ付加音形成モードが
変化したとき“０”となる信号と、UK最低音検
出回路２３から加えられる上鍵盤キーオン信号
UKOが加えられている。したがつて、アンド回
路Ａ１２はメロデイ付加音形成モードが変化した
場合および上鍵盤１で押下されていた鍵が全て離
鍵された場合不動作となり、Ｐ／Ｓコンバータ２
５４の出力をLKノートメモリ２６に加えること
を禁止する。 LKノートメモリ２６は３つの記憶位置MP１，
MP２，MP３およびＰ／Ｓコンバータ２５４か
ら出力されるシリアル信号に同期して対応するノ
ートコードを発生するダウンカウンタ２６１を有
しており、上記シリアル信号に含まれる先着の３
つの“１”信号に関してダウンカウンタ２６１か
ら発生される対応するノートコードを各記憶位置
MP１，MP２，MP３に順次記憶する。 ダウンカウンタ２６１はノートコードに対応す
る４ビツトのカウンタから構成され、UK最低音
検出回路２３から出力されるUK最低音を示すノ
ートコードUN４〜UN１を信号T0のタイミング
でセツトし、このノートコードUN４〜UN１を
始点とし、クロツクパルスφ1，φ2からなる二相
クロツクパルスに同期して順次ダウンカウントす
る。したがつてＰ／Ｓコンバータ２５４から最初
の信号（差データメモリ２５３の記憶位置Ｍ４の
内容）が出力された時点で、ダウンカウンタ２６
１はノートデータUN４〜UN１から十進数で４
減算していることになり、ダウンカウンタ２６１
の計数値はＰ／Ｓコンバータ２５３の出力と完全
に同期している。 LKノート一時メモリ２６の各記憶位置MP１，
MP２，MP３、はそれぞれ４ビツトから構成さ
れ、各ビツトの詳細は第１ビツトに関して代表し
て示されている。すなわち第２ビツトから第４ビ
ツトまでの構成は図示しないが、第１ビツトと同
様に構成されている。なお第２ビツトから第４ビ
ツトの説明に関しては便宜上第１ビツトに示した
各素子の符号と同一の符号を用いて行う。 Ｐ／Ｓコンバータ２５４から出力されたシリア
ル信号は、アンド回路Ａ１４，Ａ１８，Ａ２２に
加えられる。ところで、後述する説明から明らか
になるようにLKノート一時メモリ２６の全ての
ＤフリツプフロツプDF１〜DF６は、LKノート
一時メモリ２６のシフト動作（データ送出動作）
の終了によりリセツトされるので、このＰ／Ｓコ
ンバータ２５４からシリアル信号がLKノート一
時メモリ２６に加えられる時点では全てのＤフリ
ツプフロツプDF１〜DF６の出力は“０”であ
り、これによつてアンド回路Ａ１４，Ａ１８，Ａ
２２のうちアンド回路Ａ１４のみ動作可能となつ
ている。したがつてＰ／Ｓコンバータ２５４から
最初に出力された“１”信号（差データメモリ２
５３の記憶位置Ｍ４〜Ｍ１５、Ｍ０〜Ｍ３に記憶
された“１”信号のうち最も優先順位が高いもの
に対応）はアンド回路Ａ１４を介して記憶位置
MP１の各ビツトのアンド回路Ａ１５に加えら
れ、アンド回路Ａ１５を動作可能にする。この時
点でダウンカウンタ２６１から出力されているノ
ートコードは上記“１”信号に関連した音名に対
応しており、このノートコードは記憶位置MP１
の各ビツトのアンド回路Ａ１５、オア回路OR
３、アンド回路Ａ１６、オア回路OR４を介して
ＤフリツプフロツプDF１に加えられ、Ｄフリツ
プフロツプDF１の出力はオア回路OR３に加えら
れて保持される。すなわちＰ／Ｓコンバータ２５
４から最初に出力される“１”信号によつてこの
“１”信号に対応するノートコードがまず記憶位
置MP１に記憶される。 またアンド回路Ａ１４の出力はオア回路OR
５、アンド回路Ａ１７、オア回路OR６を介して
ＤフリツプフロツプDF２に加えられ、Ｄフリツ
プフロツプDF２の出力はオア回路OR５に加えら
れて保持される。またＤフリツプフロツプDF２
の出力はインバータIN４を介してアンド回路Ａ
１４に加えられるとともにアンド回路Ａ１８に加
えられ、アンド回路Ａ１４を不動作にするととも
にアンド回路Ａ１８を動作可能にする。 この状態でＰ／Ｓコンバータ２５４から２番目
の“１”信号が出力されると、この“１”信号は
動作可能となつているアンド回路Ａ１８を介して
記憶位置MP２の各ビツトのアンド回路Ａ１９に
加えられ、アンド回路Ａ１９を動作可能にする。
これによりこの時点でダウンカウンタ２６１から
出力されているノートコードの各ビツトの信号は
記憶位置MP２の各ビツトのアンド回路Ａ１９、
オア回路OR７、アンド回路Ａ２０、オア回路
OR８を介してＤフリツプフロツプDF３に加えら
れ、ＤフリツプフロツプDF３の出力はオア回路
OR７に加えられて保持される。すなわちＰ／Ｓ
コンバータ２５４から２番目に出力される“１”
信号によつて、この“１”信号に対応するノート
コードが記憶位置MP２に記憶される。 またアンド回路Ａ１８の出力はオア回路OR
９、アンド回路Ａ２１、オア回路OR１０を介し
てＤフリツプフロツプDF４に加えられ、Ｄフリ
ツプフロツプDF４の出力はオア回路OR９に加え
られて保持される。またＤフリツプフロツプDF
４の出力はインバータIN５を介してアンド回路
Ａ１８に加えられるとともにアンド回路Ａ２２に
加えられ、アンド回路Ａ１８を不動作にするとと
もにアンド回路Ａ２２を動作可能にする。 続いて、Ｐ／Ｓコンバータ２５４から３番目の
“１”信号が出力されると、この“１”信号はア
ンド回路Ａ２２を介して記憶位置MP３の各ビツ
トのアンド回路Ａ２３に加えられ、アンド回路Ａ
２３を動作可能にする。これにより、この時点で
ダウンカウンタ２６１から出力されている各ビツ
トの信号は記憶位置MP３の各ビツトのアンド回
路Ａ２３、オア回路OR１１、アンド回路Ａ２４
を介してＤフリツプフロツプDF５に加えられ、
ＤフリツプフロツプDF５の出力はオア回路OR１
１に加えられて保持される。すなわちＰ／Ｓコン
バータ２５４から３番目に出力される“１”信号
によつてこの“１”信号に対応するノートコード
が記憶位置MP３に記憶される。 またアンド回路Ａ２２の出力はオア回路OR１
２、アンド回路Ａ２５を介してＤフリツプフロツ
プDF６に加えられ、ＤフリツプフロツプDF６出
力はオア回路OR１２に加えられて保持される。
またＤフリツプフロツプDF６の出力はインバー
タIN６を介してアンド回路Ａ２２に加えられ、
アンド回路Ａ２２を不動作にする。 このようにＰ／Ｓコンバータ２５４から出力さ
れるシリアル信号に含まれる“１”信号のうち先
着の３つの“１”信号に関して、この“１”信号
に対応するノートコードが、ダウンカウンタ２６
１から各記憶位置MP１，MP２，MP３に順次
記憶される。 上記動作を上鍵盤１で押下されている鍵の最低
鍵がF4音、下鍵盤２で押下されている鍵がC2音、
E3音、G3音、Ａ＃3音、モードとしてオープンモ
ードが指定されている場合について第７図を参照
して説明すると次のようになる。 ダウンカウンタ２６１は、信号T0のタイミン
グでＦ音に対応するノートコード“0110”（10進
数で６）をセツトし、この値を初期値とし、クロ
ツクパルスφ1，φ2に同期してダウンカウントす
る。すなわちダウンカウンタ２６１の計数値（内
容）は第７図に示すように信号T0のタイミング
で10進数で６となり、続いて５，４，３……と小
さくなり、０になると次に15となり、以後14，
13，12、……と小さくなる。 また差データメモリ２５３には記憶位置Ｍ７，
Ｍ９，Ｍ１３，Ｍ１に“１”信号が記憶され、こ
の“１”信号は信号T3のタイミングでＰ／Ｓコ
ンバータ２５４に読み込まれ、Ｐ／Ｓコンバータ
２５４からは第４タイムスロツト、第６タイムス
ロツト、第10タイムスロツト、番14タイムスロツ
トにおいて“１”となるシリアル信号が出力され
る。したがつてLKノート一時メモリ２６に最先
の“１”信号が到来したときダウンカウンタ２６
１の内容は10進数で15になつており、この10進数
15に対応するＣ音を示すノートコードがまず記憶
位置MP１に読み込まれる。同様にＰ／Ｓコンバ
ータ２５４の出力によつて２番目の“１”信号が
到来したときのダウンカウンタ２６１の内容は10
進数で13になつており、この10進数13に対応する
Ａ＃音を示すノートコードが次に記憶位置MP２
に読み込まれ、３番目の“１”信号が到来したと
きのダウンカウンタ２６１の内容は10進数で９に
なつており、この10進数９に対応するＧ音を示す
ノートコードが最後に記憶位置MP３に読み込ま
れる。なおＰ／Ｓココンバータ２５４の出力によ
り４番目に到来する“１”信号によつては何の記
憶動作も行われない。 このようにして記憶位置MP１，MP２，MP
３に記憶されたノートコードは下鍵盤処理タイミ
ングＬ２Ｔ，Ｌ４Ｔ，Ｌ６Ｔのうちの信号T2Y3
のタイミングで順次シフトされ、下鍵盤ノートコ
ードLN４〜LN１として出力される。この下鍵
盤ノートコードLN４〜LN１の出力動作を第８
図に示したタイミングチヤートを用いて説明する
と次のようになる。 LKノート一時メモリ２６は、記憶位置MP１
にノートコードを記憶した時点でこの記憶位置
MP１に記憶したノートコードを下鍵盤ノートコ
ードLN４〜LN１として出力する。同時にＤフ
リツプフロツプDF２から記憶位置MP１にノー
トコードが記憶されていたことを示す信号LKを
出力する。下鍵盤処理タイミングＬ２Ｔになり、
下鍵盤処理タイミングＬ２Ｔ，Ｌ４Ｔ，Ｌ６Ｔの
間のみ“１”となる信号AF（第２図ｍ参照）と信
号T2Y3（第２図ｅ参照）とのアンド条件をとるア
ンド回路Ａ２８から“１”信号が出力されると、
この“１”信号は記憶位置MP１，MP２の各ビ
ツトのアンド回路Ａ２６、Ａ２７およびアンド回
路Ａ２９，Ａ３０に加えられ、アンド回路Ａ２
６，Ａ２７，Ａ２９，Ａ３０を動作可能にする。
またアンド回路Ａ２８の出力はインバータIN７
で反転されて記憶位置MP１，MP２，MP３の
各ビツトのアンド回路Ａ１６，Ａ２０，Ａ２４お
よびアンド回路Ａ１７，Ａ２１，Ａ２５に加えら
れ、アンド回路Ａ１６，Ａ２０，Ａ２４，Ａ１
７，Ａ２１，Ａ２５を不動作にする。これによ
り、記憶位置MP２の内容は記憶位置MP１に移
され、また記憶位置MP３の内容は記憶位置MP
２に移され、LKノート一時メモリ２６からは記
憶位置MP２に記憶されていたノートコードが下
鍵盤ノートコードLN４〜LN１として出力され、
また記憶位置MP２にノートコードが記憶されて
いたことを示す信号LKが出力される。同様に下
鍵盤処理タイミングＬ４Ｔの信号T2Y3のタイミ
ングになるとアンド回路Ａ２８のアンド条件が再
び成立し、記憶位置MP２に移されている記憶位
置MP３の内容は更に記憶位置MP１に移され、
LKノート一時メモリ２６からは記憶位置MP３
に記憶されていたノートコードが下鍵盤ノートコ
ードLN４〜LN１として出力され、また記憶位
置MP３にノートコードが割当てられていること
を示す信号LKが出力される。続いて下鍵盤処理
タイミングＬ６Ｔの信号T2Y3のタイミングにな
り、アンド回路Ａ２８のアンド条件が成立する
と、このアンド回路Ａ２８の出力により、記憶位
置MP１に移されている記憶位置MP３の内容は
クリアされ、これによりLKノート一時メモリ２
６から出力されている下鍵盤ノートコードLN４
〜LN１および信号LKは消滅する。 第９図はLKノートデータメモリ２７、UKオ
クターブデータメモリ２８、キーオンメモリ２９
の詳細を示すものである。LKノートデータメモ
リ２７は、セレクタ２７１、３ステージ４ビツト
のシフトレジスタ２７２からなる４ビツト３チヤ
ンネル（ch１〜ch３）の時分割メモリおよびこ
の時分割メモリの入出力データを比較する比較回
路２７３およびこの時分割メモリの出力を低速時
分割信号に変換するためのラツチ回路２７４をそ
なえている。このLKノートデータメモリ２７の
動作を説明すると、まず後述する割当て制御回路
３０からのロード信号LOが“１”であると、セ
レクタ２７１はＡ入力の信号を選択し、シフトレ
ジスタ２７２の記憶内容はこのセレクタ２７１を
介して保持されている。いまシフトレジスタ２７
２のあるチヤンネル時間に関連してロード信号
LOが“１”になつたとすると、セレクタ２７１
はＢ入力の信号を選択し、このＢ入力の信号をシ
フトレジスタ２７２に加えることにより、シフト
レジスタ２７２の対応するチヤンネルch１〜ch
３の内容を書き換える。また比較回路２７３はセ
レクタ２７１のＢ入力に加わる信号とシフトレジ
スタ２７２の出力とを比較し、入力ノートコード
LN４〜LN１と同一のノートコードがシフトレ
ジスタ２７２のいずれかのチヤンネルに記憶され
ているとこのチヤンネル時間に一致信号NCEQを
出力する。またシフトレジスタ２７２の出力（ク
ロツクパルスφ1，φ2に同期した高速時分割信号）
はラツチ回路２７４に加えられる。ラツチ回路２
７４はそのストローブ端子Ｓに第２図ｇに示すク
ロツクパルスφβとクロツクパルスφ2のアンド条
件をとるアンド回路Ａ３１の出力が加えられてお
り、このアンド回路Ａ３１の出力に同期してシフ
トレジスタ２７２の出力をラツチすることにより
シフトレジスタ２７２の出力を４倍のタイムスロ
ツトからなる低速時分割信号に変換する。 UKオクターブデータメモリ２８は、セレクタ
２８１、３ステージ３ビツトのシフトレジスタ２
８２、比較回路２８３、ラツチ回路２８４、イン
バータIN９、アンド回路Ａ３２から構成される。
このUKオクターブデータメモリ２８は各回路が
オクターブコードUB３′〜UB１′に対応する３
ビツト構成となつていることを除けばLKノート
メモリ２７と同一構成からなる。ただし、UKオ
クターブデータメモリ２８では比較回路２８３か
ら出力される一致信号を信号OCEQとしている。 キーオンメモリ２９は３チヤンネルch１〜ch
３の時分割メモリを構成する２本の３ステージ１
ビツトシフトレジスタ２９１，２９３およびラツ
チ回路２９３を具えており、シフトレジスタ２９
１はロード信号LOをオア回路OR１３を介して受
入し、この信号LOをアンド回路Ａ３３を介する
ことによりチヤンネル別に時分割で記憶する。こ
のシフトレジスタ２９１の各チヤンネルch１〜
ch３の記憶は割当て制御回路３０から所定チヤ
ンネルに対応してキーオフ検出信号KOFFが加え
られたとき、このキーオフ検出信号KOFFがイン
バータIN１０で反転されてアンド回路Ａ３３に
加わり、アンド回路Ａ３３が不動作になることに
よりクリアされる。シフトレジスタ２９１の出力
はキーオン信号KON′として送出されるとともに
ラツチ回路２９３に加えられる。 またシフトレジスタ２９２は、ダンプモードが
選択されているとロード信号LOをアンド回路Ａ
３５、オア回路OR１４を介して受入し、ダンプ
モードが選択されていないと割当て制御回路３０
から発生されるニユーキーオン信号NKO′をオア
回路OR１４を介して受入する。このシフトレジ
スタ２９２に加えられた信号はアンド回路Ａ３４
を介することによりチヤンネル別に時分割で記憶
され、この記憶はインバータIN１１を介してア
ンド回路Ａ３４に加わるクロツクパルスφβによ
り周期的にクリアされる。シフトレジスタ２９２
の出力はニユーキーオン信号NKO′としてラツチ
回路２９３に加えられる。 またキーコードデマルチ回路２１から加えられ
るダンプモードの選択を示す信号DMPはインバ
ータIN１２で反転されてアンド回路Ａ３６に加
えられる。したがつてダンプモードが選択されて
いないときアンド回路Ａ３６は動作可能となり、
割当て制御回路３０から出力される後述のシヨー
トデイケイ信号SD′はこのアンド回路Ａ３６を介
してラツチ回路２９３に加えられる。 ラツチ回路２９３は、そのストローブ端子Ｓに
クロツクパルスφβとφ2のアンド条件をとるアン
ド回路Ａ３７の出力が加えられており、前述のラ
ツチ回路２７４，２８４と同一の機能を果すもの
である。すなわちラツチ回路２９３はシフトレジ
スタ２９１，２９２およびアンド回路Ａ３６から
それぞれ出力される高速時分割信号であるキーオ
ン信号KON′、ニユーキーオン信号NKO′および
シヨートデイケイ信号SD′を低速の時分割信号に
変換し、これをキーオン信号KON、ニユーキー
オン信号NKO、シヨートデイケイ信号SDとして
出力する。 第１０図は割当て制御回路３０の詳細を示した
ものである。割当て制御回路３０はLKノートデ
ータメモリ２７、UKオクターブデータメモリ２
８の各チヤンネルch１〜ch３へのノートコード
LN４〜LN１およびオクターブコードUB３′〜
UB１′の割当て制御を行う。この割当て制御回
路３０の動作はサーチモードとロードモードに分
けることができる。サーチモードにおいてはLK
ノートデータメモリ２７、UKオクターブデータ
メモリ２８の各チヤンネルch１〜ch３のうち割
当てるべきチヤンネルを検索し、ロードモードに
おいてはサーチモードにおいて検索した割当てる
べきチヤンネルのチヤンネル時間に同期してロー
ド信号LOを発生し加えられているノートコード
LN４〜LN１およびオクターブコードUB３′〜
UB１′を割当てる。LKノート一時メモリ２６か
ら最初に出力されるLKノート一時メモリ２６の
記憶位置MP１に記憶されたノートコードに関す
るサーチモードは下鍵盤処理タイミングＬ１Ｔに
おいて実行され、ロードモードは続く下鍵盤処理
タイミングＬ２Ｔにおいて実行される。また２番
目に出力されるLKノート一時メモリ２６の記憶
位置MP２に記憶されたノートコードに関するサ
ーチモードは下鍵盤処理タイミングＬ３Ｔにおい
て実行され、ロードモードは続く下鍵盤処理タイ
ミングＬ４Ｔにおいて実行される。そして３番目
に出力されるLKノート一時メモリ２６の記憶位
置MP３に記憶されたノートコードに関するサー
チモードは下鍵盤処理タイミングＬ５Ｔにおいて
実行され、ロードモードは続く下鍵盤処理タイミ
ングＬ６Ｔにおいて行われる。すなわち第８図に
示すようにサーチモードは下鍵盤処理タイミング
Ｌ１Ｔ、Ｌ３Ｔ、Ｌ５Ｔにおいて行われ、ロード
モードは下鍵盤処理タイミングＬ２Ｔ、Ｌ４Ｔ、
Ｌ６Ｔにおいて行われる。 まずサーチモードについて説明する。サーチモ
ードにおいて、LKノートデータメモリ２７に加
えられるノートコードLN４〜LN１およびUKオ
クターブデータメモリ２８に加えられるオクター
ブコードUB３′〜UB１′がLKノートデータメモ
リ２７およびUKオクターブデータメモリ２８の
いずれかのチヤンネルch１〜ch３に既に割当て
られていると、当該チヤンネルのチヤンネル時間
においてLKノートデータメモリ２７の比較回路
２７３から“１”の一致信号NCEQが生じ、UK
オクターブデータメモリ２８の比較回路２８３か
ら“１”の一致信号OCEQが生じる。またこのノ
ートコードLN４〜LN１およびオクターブコー
ドUB３′〜UB１′に対応する鍵が押鍵中とみな
されていればキーオンメモリ２９のシフトレジス
タ２９１から“１”のキーオン信号KON′が生じ
ている。したがつてこのとき上記信号NCEQ、
OCEQ、KON′およびサーチモードのとき“１”
となる第２図ｎに示す信号BFが加えられている
アンド回路Ａ４０のアンド条件が成立し、このア
ンド回路Ａ４０の出力はオア回路OR１６を介し
てＤフリツプフロツプDF７に加えられ、Ｄフリ
ツプフロツプDF７の出力はアンド回路Ａ４１に
加えられて保持される。このＤフリツプフロツプ
DF７の出力は加えられているノートコードLN４
〜LN１およびオクターブコードUB３′〜UB
１′が既に割当て済であることを示している。な
おこのＤフリツプフロツプDF７に保持された信
号はインバータIN１５を介してアンド回路Ａ４
１に加わる第２図ｒに示す信号CL６のタイング
で、すなわち後述するロードモードが終了する毎
にクリアされる。 ロードモードはアンド回路Ａ４２からロード信
号LOを発生することによつて行われる。このア
ンド回路Ａ４２のアンド条件を論理式で示すと次
のようになる。 LO＝AF・LK・′・・・
・TR・・′ ここで信号AFは処理タイミングＬ２Ｔ、Ｌ４
Ｔ、Ｌ６Ｔの間、すなわちロードモードの間のみ
“１”となる第２図ｍに示す信号、信号LKはLK
ノート一時メモリ２６から出力される割当てるべ
きメロデイ付加音があることを示す信号、信号
KON′はキーオンメモリ２９から出力されるキー
オン信号KON′をインバータIN１４で反転した信
号、信号はＤフリツプフロツプDF７の出力信
号ASをインバータIN１６で反転した信号で、加
えられているノートコードLN４〜LN１および
オクターブコードUB３′〜UB１′が未だ割当て
られていないことを示す信号である。また信号
NASはＤフリツプフロツプDF８の出力信号
NASをインバータIN１８で反転した信号で、Ｄ
フリツプフロツプDF８はアンド回路Ａ４２の出
力であるロード信号LOをオア回路OR１７、他の
入力にインバータIN１７を介して信号CL６が加
わるアンド回路Ａ４３を介して受入し、その出力
をオア回路OR１７に加えることによつて保持し
ている。すなわちＤフリツプフロツプDF８の出
力は加えられているノートコードLN４〜LN１
およびオクターブコードUB３′〜UB１′を今回
の割当てで割当てたことを示し、このＤフリツプ
フロツプDF８の出力信号NASを反転した信号
NASは加えられているノートコードLN４〜LN
１およびオクターブコードUB３′〜UB１′を今
回の割当において未だ割当てていないことを示し
ている。また信号はUK最低音検出回路２
３から発生されるUK最低音変化信号UKCGをイ
ンバータIN２１で反転した信号でUK最低音の変
化はなかつたことを示している。 また信号TRはトランケートすべきチヤンネル
に対応してトランケート回路３０２から発生され
るものである。ここでトランケート回路３０２の
詳細について簡単に説明しておくが、その前にト
ランケート回路３０２の動作に係わるキーオフ検
出について説明する。なお、ここでいうキーオフ
とは前述したように現実の離鍵とは必ずしも対応
していない。この実施例におけるキーオフ検出
は、割当てるべきノートコードLN４〜LN１お
よびオクターブコードUB３′〜UB１′が概に割
当てられていることを示すアンド回路Ａ４０の出
力と新たな割当てを指令するロード信号LO（アン
ド回路Ａ４２の出力）のいずれもが所定時間以上
とだえたことをもつてキーオフとして検出してい
る。アンド回路Ａ４０およびＡ４２の出力はオア
回路OR１５、アンド回路Ａ３８を介して３ステ
ージ１ビツトのシフトレジスタ３０１に加えら
れ、このシフトレジスタ３０１の出力はオア回路
OR１５に加えられる。したがつて割当てるべき
ノートコードLN４〜LN１およびオクターブコ
ードUB３′〜UB１′が既に割当てられているか、
または新たにロード信号LOが発生すると、この
チヤンネルch１〜ch３に関連してシフトレジス
タ３０１に“１”信号が記憶される。この“１”
信号はインバータIN２２を介してアンド回路Ａ
３８に加えられる信号AR（第２図ｐ参照）によ
つて処理タイミングART毎にクリアされる。シ
フトレジスタ３０１の出力はインバータIN１３
を介してアンド回路Ａ３９に加えられる。アンド
回路Ａ３９は他の入力に信号AR、キーオン信号
KON′、信号が加えられており、キーオフ
検出を示すキーオフ信号KOFFを出力する。この
アンド回路Ａ３９の論理条件を論理式で示すと次
のようになる。 KOFF＝AR・・KON′・ ここで信号はインバータIN１３の出力であ
る。すなわち処理タイミングARTにおいて、信
号KON′が生じていてかつ信号AAおよびUKCG
がともに生じていないとき、アンド回路Ａ３９の
アンド条件が成立してキーオフ信号KOFFを出力
する。このキーオフ信号KOFFは前述したキーオ
ンメモリ２９（第９図）のインバータIN１０に
加えられ、当該チヤンネルにおけるシフトレジス
タ２９１の記憶をクリアし、当該チヤンネルのキ
ーオン信号KON′を“０”にする。 トランケート回路３０２は上記キーオン信号
KON′が“０”になつた後において発生される上
記キーオフ信号KOFFをチヤンネル別に計数し、
この計数値が最大のチヤンネルを離鍵後最も時間
が経過したチヤンネルとして検出し、このチヤン
ネルのチヤンネル時間にトランケート信号TRを
出力する。 アンド回路Ａ３９から出力されたキーオフ信号
KOFFはトランケート回路３０２の３ステージ１
ビツトシフトレジスタSR１に加えられ、このシ
フトレジスタSR１の各ステージの出力はオア回
路OR１８でオア条件がとられて３チヤンネル時
間分にパルス幅が伸長され加算器AD１のＢ入力
に加えられる。加算器AD１はそのＡ入力に３ス
テージ２ビツトシフトレジスタSR２の出力が加
えられるとともにその加算出力をキーオン信号
KON′によつて不動作となるゲート回路GA１を
介して上記シフトレジスタSR２の入力に加えて
おり、加算器AD１、ゲート回路GA１、シフト
レジスタSR２は、キーオン信号KON′が“０”
のチヤンネルに関してのみ動作してキーオフ信号
KOFFをチヤンネル別に計数する２ビツトの時分
割カウンタを構成している。 シフトレジスタSR２の出力は比較回路COM１
のＡ入力に加えられるとともにセレクタSE１の
Ａ入力に加えられる。セレクタSE１はそのＢ入
力にセレクタSE１の出力を１チヤンネル時間遅
延するＤフリツプフロツプ回路DC１の出力が加
えられており、シフトレジスタSR２の出力がＤ
フリツプフロツプ回路DC１の出力よりも大きい
とＡ入力に加わるシフトレジスタSR２の出力を
選択してＤフリツプフロツプ回路DC１に加え、
シフトレジスタSR２の出力がＤフリツプフロツ
プDC１の出力よりも小さいとＢ入力に加わるＤ
フリツプフロツプ回路DC１の出力を選択してＤ
フリツプフロツプ回路DC１に加える。すなわち
シフトレジスタSR２の出力がＤフリツプフロツ
プ回路DC１の出力よりも大きいとこのシフトレ
ジスタSR２の出力でＤフリツプフロツプ回路DC
１の記憶内容を書きかえ、シフトレジスタSR２
の出力がＤフリツプフロツプ回路DC１の出力よ
りも小さいと、Ｄフリツプフロツプ回路DC１の
出力をセレクタSE１のＢ入力を介して再びＤフ
リツプフロツプ回路DC１に加え、これを保持す
る。なお、セレクタSE１の選択動作は比較回路
COM１の比較出力Ａ＞Ｂに基づき行われる。す
なわち、比較回路COM１はそのＢ入力にＤフリ
ツプフロツプ回路DC１の出力が加えられており、
Ａ入力に加えられるシフトレジスタSR２の出力
がＢ入力に加えられるＤフリツプフロツプ回路
DC１の出力よりも大きいと（Ａ＞Ｂ）、“１”の
比較出力Ａ＞Ｂを送出し、これをセレクタSE１
のＡ入力セレクト端子SAに加え、セレクタSEを
Ａ入力選択モードにする。反対にＤフリツプフロ
ツプ回路DC１の出力がシフトレジスタSR２の出
力よりも大きいと、比較回路COM１は“０”の
比較出力Ａ＞Ｂを送出し、これをノア回路NR１
を介してセレクタSE１のＢ入力セレクト端子SB
に加え、セレクタSE１をＢ入力選択モードにす
る。 上記動作に割当て制御回路３０のサーチモード
の間（下鍵盤処理タイミングＬ１Ｔ、Ｌ３Ｔ、Ｌ
５Ｔの間）に行われ、Ｄフリツプフロツプ回路
DC１の記憶内容はサーチモードの終了時におい
てシフトレジスタSR２から時分割で出力される
各チヤンネルch１〜ch３の計数値のうちの最大
値となる。 続くロードモード（下鍵盤処理タイミングＬ２
Ｔ、Ｌ４Ｔ、Ｌ６Ｔ）においてはＤフリツプフロ
ツプ回路DC１に記憶された最大値とシフトレジ
スタSR２の出力を比較回路COM１で比較し、両
方の値が一致したとき（Ａ＝Ｂ）、すなわち最大
値となつているチヤンネル時間においてトランケ
ート信号TRを出力する。なおロードモードが終
了する毎に信号CL６によりノア回路NR１の出力
は“０”となり、Ｄフリツプフロツプ回路DC１
に記憶されている値はクリアされる。 このようにトランケート回路３０２は、キーオ
ン信号KON′が“０”のチヤンネルに関してキー
オフ信号KOFFを計数するとともにサーチモード
毎にこの計数値の最大値を検出し、ロードモード
毎にこの最大値となつているチヤンネルのチヤン
ネル時間においてトランケート信号TRを出力す
る。 また信号・′は、ダンプモードの選択
を示すダンプ信号DMPとタイマ回路３０３から
出力されるシヨートデイケイ信号SD′とのナンド
条件をとるナンド回路NA１の出力である。この
ナンド回路NA１の出力の意味を説明するために
次にタイマ回路３０３の動作について説明する。 タイマ回路３０３の動作は、ダンプモードが選
択されている場合（DMP＝“１”）と選択されて
いない場合（DMP＝“０”）とで異なる。すなわ
ちダンプモードが選択されている場合はキーオフ
信号KOFFに応答し、このキーオフ信号KOFFの
立上りから所定時間（この実施例では25ms）の
間“１”となる信号SD′を発生する。またダンプ
モードが選択されていない場合はロード信号LO
に応答し、このロード信号LOの立上りから所定
時間（この実施例では12.5ms）の間“１”とな
る信号SD′を発生するとともにロード信号LOか
ら12.5ms遅延してニユーキーオン信号NKO′を発
生する。このタイマ回路３０３は各チヤンネル
ch１〜ch３別に設けられており、各チヤンネル
別に動作する。ただし、第１０図には第１チヤン
ネルch１に関してのみ代表して図示されている。
なお第２チヤンネルch２、第３チヤンネルch３
に関する回路はタイミング信号として信号T1Y3
の代りに信号T2Y3、T3Y3を用いている点を除け
ば図示した回路と同様である。以下第１チヤンネ
ルch１に関する回路のみ代表してその動作を説
明する。 まずダンプモードが選択されている場合につい
て説明する。ダンプモードが選択されていると信
号DMPは“１”であり、この“１”の信号DMP
はセレクタ３０４のＢ入力セレクト端子SBに加
わり、セレクタ３０４はＢ入力選択モードとなつ
ている。この状態において、第１チヤンネルch
１のチヤンネル時間にアンド回路Ａ３９からキー
オフ信号KOFFが生じると、この信号KOFFはセ
レクタ３０４のＢ入力、信号T1Y3によつて第１
チヤンネルch１のチヤンネル時間において動作
可能となつているアンド回路Ａ４４を介してRS
フリツプフロツプFF３のセツト入力Ｓに加わり、
フリツプフロツプFF３をセツトする。またアン
ド回路Ａ４４の出力は微分回路DFF１で立上り
微分がとられ、カウンタCO１のリセツト入力Ｒ
に加えられる。カウンタCO１はそのカウント入
力CKにタイミング信号発生回路２２から発生さ
れる所定周期のパルス信号Ｐ０が加えられてお
り、このパルス信号Ｐ０を計数することにより、
リセツト端子Ｒに微分回路DFF１の出力が加つ
てから12.5ms後および25ms後にパルス信号を出
力し、12.5ms後に生じるパルス信号Ｐ１はアン
ド回路Ａ４５に加えられ、25ms後に生じるパル
ス信号Ｐ２はアンド回路Ａ４６に加えられる。と
ころで、この場合、ダンプ信号DMPは“１”で
あるのでダンプ信号DMPが加わるアンド回路Ａ
４６は動作可能、ダンプ信号DMPをインバータ
IN２０で反転した信号が加わるアンド回路Ａ４
５は不動作となつている。したがつてカウンタ
CO１から出力されるパルス信号Ｐ２が、アンド
回路Ａ４６、オア回路OR１９を介してフリツプ
フロツプFF３のリセツト入力Ｒに加わりフリツ
プフロツプFF３をリセツトする。すなわちフリ
ツプフロツプFF３は、キーオフ信号KOFFの立
上りから25msの間セツトされ、その後リセツト
される。このフリツプフロツプFF３の出力は信
号T1Y3によつて動作可能となるアンド回路Ａ４
７、オア回路OR２０を介して信号SD′として出
力される。この信号SD′は、キーオフ信号KOFF
の立上りから25msの間、第１チヤンネルch１の
チヤンネル時間の間のみ“１”となる信号であ
る。同様に他のチヤンネル（第２チヤンネルch
２、第３チヤンネルch３）でキーオフ信号KOFF
が発生された場合はこのキーオフ信号KOFFの立
上りから25msの間第２チヤンネルch２、第３チ
ヤンネルch３のチヤンネル時間においてそれぞ
れ“１”となる信号が他の回路から発生され、オ
ア回路OR２０から出力される。 次にダンプモードが選択されていない場合につ
いて説明する。ダンプモードが選択されていない
と、信号DMPは“０”であり、この“０”の信
号DMPはインバータIN１９で反転されてセレク
タ３０４のＡ入力セレクト端子SAに加わり、セ
レクタ３０４をＡ入力選択モードにする。この状
態で、アンド回路Ａ４２から第１チヤンネルch
１のチヤンネル時間に同期してロード信号LOが
発生されると、このロード信号LOはセレクタ３
０４のＡ入力、アンド回路Ａ４４を介してフリツ
プフロツプFF３に加えられ、フリツプフロツプ
FF３をセツトする。またアンド回路Ａ４４の出
力は微分回路DFF１を介してカウンタCO１に加
わり、カウンタCO１はロード信号LOの立上りに
同期してリセツトされる。ところでこの場合、ダ
ンプ信号DMPは“０”であるので、アンド回路
Ａ４６は不動作、アンド回路Ａ４５は動作可能と
なつている。したがつてフリツプフロツプFF３
の出力がＤフリツプフロツプDF９を介して加わ
るアンド回路Ａ４５はロード信号LOが立上つて
から12.5ms後にそのアンド条件が成立し、この
アンド回路Ａ４５の出力はオア回路OR１９を介
してフリツプフロツプFF３のリセツト入力Ｒに
加えられフリツプフロツプFF３をリセツトする。
またアンド回路Ａ４５の出力は信号T1Y3によつ
て動作可能となつているアンド回路Ａ４８、オア
回路OR２１を介してニユーキーオン信号
NKO′として出力される。またロード信号LOの
立上りから12.5msの間セツトされるフリツプフ
ロツプFF３の出力は信号T1Y3によつて動作可能
となつているアンド回路Ａ４７、オア回路OR２
０を介して信号SD′として出力される。このよう
にタイマ回路３０３はダンプモードが選択されて
いない場合はロード信号LOの立上りから12.5ms
の間、当該チヤンネルのチヤンネル時間の間
“１”となるシヨートデイケイ信号SD′を発生す
るとともに、ロード信号LOの立上りから12.5ms
経過して当該チヤンネルのチヤンネル時間におい
て“１”となるニユーキーオン信号NKO′を発生
する。 ナンド回路NA１には、上記タイマ回路３０３
から発生されたシヨートデイケイ信号SD′および
ダンプ信号DMPが加えられている。これにより
ナンド回路NA１はダンプモードが選択されてい
るとキーオフ信号KOFFが発生したチヤンネル時
間において該キーオフ信号KOFFの発生から
25msの間“０”となる信号を発生する。なおダ
ンプモードが選択されていないとナンド回路NA
１の出力は常に“１”である。 したがつてアンド回路Ａ４２は、ダンプモード
が選択されていない場合は以上説明した各種の信
号に基づき、条件 AF・LK・・・・
・TR が成立するとロード信号LOを発生すると、ダン
プモードが選択されている場合は、上記条件が成
立しても、キーオフ信号KOFFが発生したチヤン
ネルに関しこのキーオフ信号KOFFの発生から
25msの間はロード信号LOが発生されない。すな
わちダンプモードが選択されている場合はキーオ
フ信号KOFFが発生したチヤンネルに関し、該キ
ーオフ信号KOFFが発生してから25msの間ロー
ド信号LOの発生が禁止される。 このようにしてアンド回路Ａ４２から発生され
たロード信号LOはLKノートデータメモリ２７、
UKオクターブデータメモリ２８、キーオンメモ
リ２９に加えられ、LKノート一時メモリ２６か
ら発生されるノートコードLN４〜LN１、UK最
低音検出回路２３から発生されるオクターブコー
ドUB３′〜UB１′のチヤンネル割当て制御およ
びキーオン信号KON、シヨートデイケイ信号
SD、ニユーキーオン信号NKOの形成制御が行わ
れる。 第１１図は、ラツチ制御回路３２の詳細を示し
たものである。ラツチ制御回路３２は、処理タイ
ミングARTに同期した信号ARおよびキーオンメ
モリ２９から出力されるニユーキーオン信号
NKOを受入し、２種類のラツチ信号LA、LA−
１、LA−２、LA−３およびLB−１、LB−２、
LB−３をLKノートデータメモリ２７、UKオク
ターブデータメモリ２８、キーオンメモリ２９か
ら出力される低速時分割データのチヤンネル時間
に関連して発生する。なお上記低速時分割データ
のチヤンネル時間は前述したように第９図に示し
たラツチ回路２７４，２８４，２９３のラツチタ
イミミングによつて決定されるのであるが、この
チヤンネル時間を処理タイミングART、PT、Ｕ
１Ｔ……との関係のもとに示すと第１２図ａ，ｂ
のようになる。 第１１図において、信号ARはオア回路OR２
２を介してフリツプフロツプDF１０に加えられ、
ＤフリツプフロツプDF１０の出力はＤフリツプ
フロツプDF１１、DF１２を介してオア回路OR
２２に加えられる。またＤフリツプフロツプDF
１０、DF１１、DF１２はそれぞれクロツクパル
スφα，φβによつて駆動されている。したがつ
て、オア回路OR２２の出力信号AR１、Ｄフリ
ツプフロツプDF１０の出力信号AR２、Ｄフリ
ツプフロツプDF１１の出力信号AR３は第１２
図ｃ，ｄ，ｅのようになる。この信号AR１，
AR２，AR３はアンド回路Ａ４９、Ａ５０，Ａ
５１で信号φαとそれぞれアンド条件がとられ、
ラツチ信号LA−１，LA−２，LA−３として出
力される。ラツチ信号LA−１，LA−２，LA−
３は第１２図ｇ，ｈ，ｉに示される。第１２図か
ら明らかなようにラツチ信号LA−１，LA−２，
LA−３は低速チヤンネルch１，ch２，ch３のチ
ヤンネル時間にそれぞれ同期している。またラツ
チ信号LA−１，LA−２，LA−３はアンド回路
Ａ５２，Ａ５３，Ａ５４でニユーキーオン信号
NKOとそれぞれアンド条件がとられ、ラツチ信
号LB−１，LB−２，LB−３として出力される。
すなわちラツチ信号LB−１，LB−２，LB−３
はラツチ信号LA−１，LA−２，LA−３と完全
に同期し、ニユーキーオン信号NKOが“１”で
あるチヤンネル時間に関してのみ生じる信号であ
る。 第１３図は音源部２４の詳細を示したものであ
る。音源部２４は12の音名Ｃ＃〜Ｃに対応してオ
クターブ関係にある２種類の音源信号Ｈ，Ｌをそ
れぞれ発生するＨ／Ｌ音源クロツク発生回路２４
１および上記音源信号Ｈ，ＬのいずれかをUK最
低音検出回路２３から出力されるノートコード
UN４′、UN３〜UN１に対応してチヤンネルch
１〜ch３別に選択して出力する12音源信号発生
回路２４２，２３４，２４４から構成される。 Ｈ／Ｌ音源クロツク発生回路２４１は各音名Ｃ
＃〜Ｃに対応する12の回路からなり、第１３図に
おいては音名Ｃに対応する回路に関してのみ代表
してその詳細が示されている。この回路はクロツ
クパルスφ2によつて駆動されるカウンタCO２と、
このカウンタCO２の計数値が予設定所定値に達
する毎に１発のパルスＰを発生する所定値検出回
路VDと、パルスＰのパルス幅を所定幅のパルス
に伸長して出力するパルス幅伸長回路PWと、シ
フトレジスタSR３、加算器AD２、Ｄフリツプフ
ロツプDF１３、アンド回路Ａ５３，Ａ５４、オ
ア回路OR２３、インバータIN２２からなり、パ
ルスＰが生じる毎に全体で「１」を加算するカウ
ンタ回路と、オア回路OR２４，OR２５、ゲー
ト回路GA２とをそなえている。カウンタCO２
の計数値が所定値になり、所定値検出回路VDか
らパルスＰが出力されると、このパルスＰはパル
ス幅伸長回路PWに加えられ、パルス幅伸長回路
PWはこのパルスＰをシフトレジスタSR３のス
テージ数に対応するパルス幅のパルスに伸長して
出力する。このパルス幅伸長回路PWの出力はシ
フトレジスタSR３のシフト入力Ｓおよびアンド
回路Ａ５３，Ａ５４およびゲート回路GA２のイ
ネイブル端子ENに加えられ、シフトレジスタSR
３をシフトモード、アンド回路Ａ５３，Ａ５４お
よびゲート回路GA２を動作可能にする。またパ
ルスＰはオア回路OR２３を介して加算器AD２
のキヤリイ入力Ciに加えられるとともにオア回路
OR２４，OR２５を介してゲート回路GA２に加
えられる。ゲート回路GA２はオア回路OR２４，
OR２５に対応して２つの信号CH、CLを開閉す
るようになつており、信号CH，CLにはまずパル
スＰが生じる。シフトレジスタSR３がシフトモ
ードになることにより、シフトレジスタSR３の
最終ステージから最初に出力される信号はアンド
回路Ａ５３を介して加算器AD２の加算入力Ａに
加えられる。加算器AD２は加算入力Ｂに信号
“０”が加えられ、キヤリイ入力Ciには前述した
ようにパルスＰが加えられている。したがつて、
加算器AD２はまず、シフトレジスタSR３から最
初に出力された信号に対して信号“１”を加算す
る。加算器AD２の加算出力Ｓはシフトレジスタ
SR３の第１ステージに加えられる。またこの加
算により加算器AD２のキヤリイ出力COに信号
“１”が生じると、このの信号“１”はＤフリツ
プフロツプDF１３、アンド回路Ａ５４、オア回
路OR２３を介して加算器AD２のキヤリイ入力
Ciに加えられる。これにより加算器AD２はシフ
トレジスタSR３から２番目に出力される信号に
対しても“１”を加算する。なお、加算によりキ
ヤリイ出力COに信号“１”が生ない場合は、加
算器AD２はシフトレジスタSR３から出力された
信号をそのままシフトレジスタSR３の第１ステ
ージに加える。上記と同様の動作がパルス幅伸長
回路PWの出力が“１”の間続けられ、パルス幅
伸長回路PWの出力が“０”となつた時点におい
て、シフトレジスタSR３の各ステージの内容が
示す値は全体で「１」加算されたことになる。パ
ルス幅伸長回路PWの出力が“０”となると、こ
の信号はインバータIN２２を介してシフトレジ
スタSR３のホールド入力Ｈに加えられ、シフト
レジスタSR３はホールドモードとなり各ステー
ジの内容は再びパルスＰが生じるまで保持され
る。すなわち、シフトレジスタSR３の各ステー
ジの内容はパルスＰが生じる毎にシフトされると
ともに各ステージの内容全体が表わす値に対して
「１」が加算され、この動作が繰り返えされる。
シフトモードにおいて、シフトレジスタSR３の
最終ステージから出力される信号はオア回路OR
２４を介してゲート回路GA２に加わり、ゲート
回路GA２から信号CHとして出力される。また
シフトレジスタSR３は最終ステージの前ステー
ジからも信号を出力し、この信号はオア回路OR
２５を介してゲート回路GA２に加わり、信号CL
として出力される。信号CHとCLを比較してみる
と、信号CHはパルスＰを先頭にしてパルスＰの
周期で変化する信号Q1、パルスＰの２倍の周期
で変化する信号Q2、パルスＰの４倍の周期で変
化する信号Q3、パルスＰの８倍の周期で変化す
る信号号Q4、……が時分割で生じる信号となる。
すなわち信号Ｐ，Q1，Q3，Q4……がパルスＰが
生じる毎に繰り返し生じる信号となる。これに対
し信号CLはパルスＰを先頭にしてパルスＰの４
倍の周期で変化する信号Q2、パルスＰの８倍の
周期で変化する信号Q3、パルスＰの16倍の周期
で変化する信号Q4……が時分割で生じる信号と
なる。すなわち信号Ｐ，Q2，Q3，Q4……がパル
スＰが生じる毎に繰り返し生じる信号となる。な
お上記説明は音名Ｃに対応する回路について行つ
たが、他の音名に対応する回路も所定値検出回路
VDの設定値が異なるだけで他の構成は全く同一
である。 このようにＨ／Ｌ音源クロツク発生回路２４１
は、各音名Ｃ＃〜Ｃに対応してそれぞれ２種類の
信号Ｈ、Ｃ＃Ｈ、Ｄ＃Ｈ、……CHおよびＬ、Ｃ
＃Ｌ、DL、……CLの計24の信号を発生し、これ
を12音源信号発生回路２４２，２４３，２４４に
加える。 12音源信号発生回路２４２，２４３，２４４は
各チヤンネルch１，ch２，ch３にそれぞれ対応
しており、UK最低音検出回路２３から出力され
るメロデイ付加音形成の基準となるノートコード
UN４′，UN３〜UN１をラツチ制御回路３２か
ら発生されるラツチ信号LB−１，LB−２，LB
−３に対応してそれぞれラツチし、このラツチさ
れたノートコードに対応して音名別に信号Ｈまた
はＬのいずれかを選択して12の信号として出力す
る。第１３図においてはチヤンネルch１に対応
する回路のみ代表してその詳細が示されている。
なお、他の回路２４３，２４４も回路２４２と同
様に構成される。 UK最低音検出回路２３から出力されるノート
コードUN４′、UN３〜UN１はラツチ制御回路
３２から発生されるラツチ信号LB−１のタイミ
ングでラツチ回路LA１にラツチされ、Ｈ／Ｌ音
源制御メモリTCMに加えられる。Ｈ／Ｌ音源制
御メモリTCMはリードオンリイメモリから構成
され、Ｈ／Ｌ音源セレクタTCEにおける信号Ｈ
とＬの選択パターンがノートコードUN４′，UN
３〜UN１をアドレスとして記憶されている。
Ｈ／Ｌ音源制御メモリTCMの記憶内容をノート
コードUN４′、UN３〜UN１の表わす音名との
関係のもとに表に示すと第４表のようになる。
【表】
第４表において、“１”はＨ／Ｌ音源セレクタ
TCEで信号Ｈが選択されることを意味し、“０”
はＨ／Ｌ音源セレクタTCEで信号Ｌが選択され
ることを示している。例えば、UK最低音検出回
路２３から出力されるノートコードUN４′，UN
３〜UN１が音名Ｆを表わしているとＨ／Ｌ音源
制御メモリTCMはこのノートコードに対応して
Ｈ／Ｌ音源クロツク発生回路２４１から出力され
る信号のうち音名Ｃ＃からＦに関しては信号Ｈを
選択し、音名Ｆ＃からＣに関してはＬを選択する
信号を読み出し、これをＨ／Ｌ音源セレクタ
TCEに加える。Ｈ／Ｌ音源セレクタTCEはＨ／
Ｌ音源制御メモリTCMの出力に対応して各音名
別に信号ＨかＬのいずれかを選択して出力する。
すなわちＨ／Ｌ音源セレクタTCEは音名Ｃ＃か
らＦに関しては信号Ｈである信号Ｃ＃Ｈ、DH、
Ｄ＃Ｈ、EH、FHを選択し、音名Ｆ＃からＣに
関しては信号Ｌである信号Ｆ＃Ｌ、GL、Ｇ＃Ｌ、
AL、Ａ＃Ｌ、BL、CLを選択して出力する。 第１４図は、音源選択開閉部３１の詳細を示し
たものである。音源選択開閉部３１は、ノート選
択回路、オクターブ選択回路、開閉回路をチヤン
ネルch１，〜ch３別にそなえており、各チヤン
ネルch１，〜ch３に対応するノート選択回路３
１１，３１２，３１３は音源部２４から出力され
る12の信号のうちの所望の１つを選択し、オクタ
ーブ選択回路３１４，３１５，３１６はこの選択
した１つの信号に含まれる所望オクターブの２フ
イート、４フイート、８フイート、16フイートの
信号を抽出選択し、開閉回路３１７，３１８，３
１９は各フイートの音源信号にキーオン信号
KON、シヨートデイケイ信号SD、ダンプ信号
DMPに基づく所定のエンベロープを付加して、
これらを開閉出力する。なお、第１４図におい
て、チヤンネルch１に対応する回路３１１，３
１４，３１７に関してのみその詳細を代表して示
している。以下の説明においては便宜上他の回路
についても上記回路３１１，３１４，３１７で用
いた符号と同一のものを用いる。 デコーダDEC１は、LKノートデータメモリ２
７から時分割で出力されるノートデータNN４〜
NN１を受入し、これを各音名に対応する12本の
信号にデコードし、ノート選択回路３１１，３１
２，３１３の各ラツチ回路LA２に加える。各ラ
ツチ回路LA２はそのストローブ端子Ｓにラツチ
制御回路３２からラツチ信号LB−１、LB−２、
LB−３がそれぞれ加えられており、デコーダ
DEC１の出力をチヤンネルch１〜ch３別にラツ
チする。またデコーダDEC２はUKオクターブデ
ータメモリ２８から時分割で出力されるオクター
ブデータNB３〜NB１を受入し、これを各オク
ターブに対応する５本の信号にデコードし、オク
ターブ選択回路３１４，３１５，３１６の各ラツ
チ回路LA３に加える。ラツチ回路LA３はそのス
トローブ端子Ｓに上記ラツチ信号LB−１，LB−
２，LB−３が加えられており、デコーダDEC２
の出力をチヤンネルch１〜ch３にラツチする。 ノート選択回路３１１，３１２，３１３はそれ
ぞれ、ノートセレクタNCEをそなえており、、ラ
ツチ回路LA２にラツチされた信号に基づき、音
源部２４から出力される各音名に対応する12本の
信号のうち所望の１つの信号を選択する。ノート
セレクタNCEによつて選択される信号は前述し
たようにパルスＰを先頭にし、順次1/2分周関係
にある方形波信号が時分割で続く信号である。こ
の信号はオクターブ選択回路３１４，３１５，３
１６のシフトレジスタSR４に加えられる。 オクターブ選択回路３１４，３１５，３１６は
上記シフトレジスタSR４およびラツチ回路LA３
のほかにオクターブタイミング制御回路OTC、
ラツチ回路LA４をそなえており、オクターブタ
イミング制御回路OTCは、ラツチ回路LA３にラ
ツチされた信号およびシフトレジスタSR４から
出力されるパルスＰに基づきラツチ回路LA３に
ラツチされた信号に対応するタイミングのラツチ
信号を形成し、これをラツチ回路LA４のストロ
ーブ端子Ｓに加え、ラツチ回路LA４はこのオク
ターブタイミング制御回路OTCからのラツチ信
号に対応してシフトレジスタSR４のパラレル出
力の１部をラツチすることにより所望オクターブ
の２フイート、４フイート、８フイート、16フイ
ートに対応する音源信号（方形波信号）を抽出選
択する。このラツチ回路LA４にラツチされた２
フイート、４フイート、８フイート、16フイート
に対応する音源信号は開閉回路３１７，３１８，
３１９のアナログ開閉回路ASWにそれぞれ加え
られる。アナログ開閉回路ASWは、コンデンサ
C1の充放電特性を利用して各フイートに対応す
る音源信号をエンベロープ制御して開閉するもの
である。すなわちアナログ開閉回路ASWに加え
られる各フイートに対応する音源信号はコンデン
サC1に生じる電圧に対応してエンベロープ制御
される。このエンベロープ制御はキーオン信号
KONに基づいて行われるが、その態様はシヨー
トデイケイ信号SDおよびダンプ信号DMPの内容
によつて異なる。 まずシヨートデイケイ信号SDおよびダンプ信
号DMPがいずれも“０”の場合について説明す
る。いま、キーオンメモリ２９から出力されるキ
ーオン信号KONが第１チヤンネルch１に関して
“０”から“１”に立上つたとすると、この信号
KONは、メロデイ付加音選択スイツチ４（第１
図）がオンになつていることを示す信号ONによ
つて動作可能となるアンド回路Ａ５５を介してラ
ツチ回路LA５に加わり、ラツチ制御回路３２か
ら発生されるラツチ信号LA−１によつてラツチ
回路LA５にラツチされてトランジスタTR１の
ゲートに加えられる。これによつてトランジスタ
TR１はオンになり、コンデンサC1はこのトラン
ジスタTR１、抵抗Ｒ３を介して抵抗Ｒ３の抵抗
値に対応する所定の時定数で充電される。その
後、第１チヤンネルch１がキーオフとなつてキ
ーオン信号KONが“０”になり、ラツチ回路LA
５から出力されるキーオン信号KONが“０”と
なると、トランジスタTR１はオフとなり、これ
によりコンデンサC1の充電電荷はデイケイ制御
用の可変抵抗R4を介して、可変抵抗R4の抵抗値
に対応する時定数で放電される。なおこのときト
ランジスタTR２，TR３はオフである。この場
合においてコンデンサC1に生じる電圧波形をキ
ーオン信号KONとの関係のもとに示すと第１５
図ａ，ｂのようになる。すなわち信号SDおよび
DMPがともに“０”の場合アナログ開閉回路
ASWに加えられた音源信号は第１５図ｂに示す
波形にしたがつてエンベロープ制御される。 またキーオン信号KONが“０”になつた後の
ある時点でチヤンネルch１に関するシヨートデ
イケイ信号SDが第１５図ｃに示すように“０”
から“１”に立上つたとすると、この信号SDは
ラツチ信号LA−１によつてラツチ回路LA５にラ
ツチされてトランジスタTR２のゲートに加えら
れる。これによつてトランンジスタTR２はオン
となり、コンデンサC1の充電電荷は可変抵抗R4
を介する経路に加えて、トランンジスタTR２、
抵抗Ｒ１を介しても放電され、コンデンサC1の
示す電圧は急激に減少する。すなわちアナログ開
閉回路ASWで開閉される音源信号は急激に減衰
する。この関係は第１５図ｂで破線で示される。
なお抵抗R1の抵抗値は抵抗R4の抵抗値よりも充
分小さく設定されている。 次にダンプ信号DMPが“１”であると、この
信号DMPはアンド回路Ａ５６に加えられる。ア
ンド回路Ａ５６は他の入力にラツチ回路LA５か
ら出力されるキーオン信号KONをインバータIN
２３で反転した信号が加えられている。したがつ
てアンド回路Ａ５６はキーオン信号KONが“０”
になつた後動作可能になり、その出力はトランン
ジスタTR３のゲートに加えられ、トランンジス
タTR３をオンにする。これによりコンデンサC1
の放電経路にトランンジスタTR３、抵抗R2を介
する経路が加わり、コンデンサC1の充電電荷は
キーオン信号KONが“０”になると急激に放電
される。なお、抵抗R2の抵抗値は、抵抗R4の抵
抗値と比較して充分小さく設定されているが抵抗
R1の抵抗値よりもわずかに大きいものが用いら
れる。ダンプ信号DMPが“１”の場合における
コンデンサC1に生じる電圧波形は第１５図ｄの
ようになり、この波形にしたがつてアナログ開閉
回路ASWに加えられる音源信号はエンベロープ
制御される。なお、ダンプ信号DMPが“１”の
場合は第９図に示したアンド回路Ａ３６によつて
シヨートデイケイ信号SDがインヒビツトされて
いるので、信号SDが“１”に立上ることはない。 開閉回路３１７，３１８，３１９の各アナログ
開閉回路ASWでチヤンネルch１〜ch３別にエン
ベロープ開閉制御された２フイート、４フイー
ト、８フイート、16フイートに対応する音源信号
はそれぞれ抵抗ミキシングされ、２フイート音
２′、４フイート音４′、８フイート音８′、16フ
イート音１６′を示す楽音信号として出力される。 なお、上記実施例ではメロデイ付加音として２
フイート、４フイート、８フイート、16フイート
の楽音を発生するように構成したが、２2/3フイ
ート、５1/3フイート等の音を発生するように構
成することもできる。この場合前述のノート選択
回路３１１，３１２，３１３における選択におい
てノートデータNN４〜NN１の示す音名に対し
て５度音系の音名に対応する信号を選択するよう
にし、オクターブ選択回路における選択において
音源部２４に加えたノートコードUN４′、UN３
〜UN１とノートデータNN４〜NN１を用いて
オクターブデータNB３〜NB１に適宜の補正を
加え、この補正したオクターブデータに基づき抽
出選択動作を行うように構成すればよい。 また、上記実施例では上鍵盤（メロデイ音演奏
用鍵盤）で押下された鍵の音のうちの所定音の音
域に関連し、下鍵盤（伴奏音演奏鍵盤）で押下さ
れた鍵の音と同一音名の音をメロデイ付加音とし
て発音するように構成したが、一段鍵盤をメロデ
イ音演奏用鍵域と伴奏音演奏用鍵域との２つの鍵
域に分割し、メロデイ音演奏用鍵域で押下された
鍵の音のうちの所定音の音域に関連し、伴奏音演
奏用鍵域で押下された鍵の音と同一音名の音をメ
ロデイ付加音として発音するように構成してもよ
い。またメロデイ付加音の同時最大発音数は３音
として構成したが、これは３音に限定されない。
３音以外の場合も同様に構成することができる。
この場合、同時最大発音数に対応するメロデイ付
加音発音用のチヤンネルが設けられるとともに
LKノート一時メモリにも上記チヤンネル数に対
応する記憶位置が設けられる。 以上説明したようにこの発明によれば、発音す
べきメロデイ付加音が、基準となるメロデイ音に
基づき設定される所定の優先順位にしたがつて選
択されるのでメロデイ音とメロデイ付加音との間
で音楽的に好しい調和を得ることができる。
TCEで信号Ｈが選択されることを意味し、“０”
はＨ／Ｌ音源セレクタTCEで信号Ｌが選択され
ることを示している。例えば、UK最低音検出回
路２３から出力されるノートコードUN４′，UN
３〜UN１が音名Ｆを表わしているとＨ／Ｌ音源
制御メモリTCMはこのノートコードに対応して
Ｈ／Ｌ音源クロツク発生回路２４１から出力され
る信号のうち音名Ｃ＃からＦに関しては信号Ｈを
選択し、音名Ｆ＃からＣに関してはＬを選択する
信号を読み出し、これをＨ／Ｌ音源セレクタ
TCEに加える。Ｈ／Ｌ音源セレクタTCEはＨ／
Ｌ音源制御メモリTCMの出力に対応して各音名
別に信号ＨかＬのいずれかを選択して出力する。
すなわちＨ／Ｌ音源セレクタTCEは音名Ｃ＃か
らＦに関しては信号Ｈである信号Ｃ＃Ｈ、DH、
Ｄ＃Ｈ、EH、FHを選択し、音名Ｆ＃からＣに
関しては信号Ｌである信号Ｆ＃Ｌ、GL、Ｇ＃Ｌ、
AL、Ａ＃Ｌ、BL、CLを選択して出力する。 第１４図は、音源選択開閉部３１の詳細を示し
たものである。音源選択開閉部３１は、ノート選
択回路、オクターブ選択回路、開閉回路をチヤン
ネルch１，〜ch３別にそなえており、各チヤン
ネルch１，〜ch３に対応するノート選択回路３
１１，３１２，３１３は音源部２４から出力され
る12の信号のうちの所望の１つを選択し、オクタ
ーブ選択回路３１４，３１５，３１６はこの選択
した１つの信号に含まれる所望オクターブの２フ
イート、４フイート、８フイート、16フイートの
信号を抽出選択し、開閉回路３１７，３１８，３
１９は各フイートの音源信号にキーオン信号
KON、シヨートデイケイ信号SD、ダンプ信号
DMPに基づく所定のエンベロープを付加して、
これらを開閉出力する。なお、第１４図におい
て、チヤンネルch１に対応する回路３１１，３
１４，３１７に関してのみその詳細を代表して示
している。以下の説明においては便宜上他の回路
についても上記回路３１１，３１４，３１７で用
いた符号と同一のものを用いる。 デコーダDEC１は、LKノートデータメモリ２
７から時分割で出力されるノートデータNN４〜
NN１を受入し、これを各音名に対応する12本の
信号にデコードし、ノート選択回路３１１，３１
２，３１３の各ラツチ回路LA２に加える。各ラ
ツチ回路LA２はそのストローブ端子Ｓにラツチ
制御回路３２からラツチ信号LB−１、LB−２、
LB−３がそれぞれ加えられており、デコーダ
DEC１の出力をチヤンネルch１〜ch３別にラツ
チする。またデコーダDEC２はUKオクターブデ
ータメモリ２８から時分割で出力されるオクター
ブデータNB３〜NB１を受入し、これを各オク
ターブに対応する５本の信号にデコードし、オク
ターブ選択回路３１４，３１５，３１６の各ラツ
チ回路LA３に加える。ラツチ回路LA３はそのス
トローブ端子Ｓに上記ラツチ信号LB−１，LB−
２，LB−３が加えられており、デコーダDEC２
の出力をチヤンネルch１〜ch３にラツチする。 ノート選択回路３１１，３１２，３１３はそれ
ぞれ、ノートセレクタNCEをそなえており、、ラ
ツチ回路LA２にラツチされた信号に基づき、音
源部２４から出力される各音名に対応する12本の
信号のうち所望の１つの信号を選択する。ノート
セレクタNCEによつて選択される信号は前述し
たようにパルスＰを先頭にし、順次1/2分周関係
にある方形波信号が時分割で続く信号である。こ
の信号はオクターブ選択回路３１４，３１５，３
１６のシフトレジスタSR４に加えられる。 オクターブ選択回路３１４，３１５，３１６は
上記シフトレジスタSR４およびラツチ回路LA３
のほかにオクターブタイミング制御回路OTC、
ラツチ回路LA４をそなえており、オクターブタ
イミング制御回路OTCは、ラツチ回路LA３にラ
ツチされた信号およびシフトレジスタSR４から
出力されるパルスＰに基づきラツチ回路LA３に
ラツチされた信号に対応するタイミングのラツチ
信号を形成し、これをラツチ回路LA４のストロ
ーブ端子Ｓに加え、ラツチ回路LA４はこのオク
ターブタイミング制御回路OTCからのラツチ信
号に対応してシフトレジスタSR４のパラレル出
力の１部をラツチすることにより所望オクターブ
の２フイート、４フイート、８フイート、16フイ
ートに対応する音源信号（方形波信号）を抽出選
択する。このラツチ回路LA４にラツチされた２
フイート、４フイート、８フイート、16フイート
に対応する音源信号は開閉回路３１７，３１８，
３１９のアナログ開閉回路ASWにそれぞれ加え
られる。アナログ開閉回路ASWは、コンデンサ
C1の充放電特性を利用して各フイートに対応す
る音源信号をエンベロープ制御して開閉するもの
である。すなわちアナログ開閉回路ASWに加え
られる各フイートに対応する音源信号はコンデン
サC1に生じる電圧に対応してエンベロープ制御
される。このエンベロープ制御はキーオン信号
KONに基づいて行われるが、その態様はシヨー
トデイケイ信号SDおよびダンプ信号DMPの内容
によつて異なる。 まずシヨートデイケイ信号SDおよびダンプ信
号DMPがいずれも“０”の場合について説明す
る。いま、キーオンメモリ２９から出力されるキ
ーオン信号KONが第１チヤンネルch１に関して
“０”から“１”に立上つたとすると、この信号
KONは、メロデイ付加音選択スイツチ４（第１
図）がオンになつていることを示す信号ONによ
つて動作可能となるアンド回路Ａ５５を介してラ
ツチ回路LA５に加わり、ラツチ制御回路３２か
ら発生されるラツチ信号LA−１によつてラツチ
回路LA５にラツチされてトランジスタTR１の
ゲートに加えられる。これによつてトランジスタ
TR１はオンになり、コンデンサC1はこのトラン
ジスタTR１、抵抗Ｒ３を介して抵抗Ｒ３の抵抗
値に対応する所定の時定数で充電される。その
後、第１チヤンネルch１がキーオフとなつてキ
ーオン信号KONが“０”になり、ラツチ回路LA
５から出力されるキーオン信号KONが“０”と
なると、トランジスタTR１はオフとなり、これ
によりコンデンサC1の充電電荷はデイケイ制御
用の可変抵抗R4を介して、可変抵抗R4の抵抗値
に対応する時定数で放電される。なおこのときト
ランジスタTR２，TR３はオフである。この場
合においてコンデンサC1に生じる電圧波形をキ
ーオン信号KONとの関係のもとに示すと第１５
図ａ，ｂのようになる。すなわち信号SDおよび
DMPがともに“０”の場合アナログ開閉回路
ASWに加えられた音源信号は第１５図ｂに示す
波形にしたがつてエンベロープ制御される。 またキーオン信号KONが“０”になつた後の
ある時点でチヤンネルch１に関するシヨートデ
イケイ信号SDが第１５図ｃに示すように“０”
から“１”に立上つたとすると、この信号SDは
ラツチ信号LA−１によつてラツチ回路LA５にラ
ツチされてトランジスタTR２のゲートに加えら
れる。これによつてトランンジスタTR２はオン
となり、コンデンサC1の充電電荷は可変抵抗R4
を介する経路に加えて、トランンジスタTR２、
抵抗Ｒ１を介しても放電され、コンデンサC1の
示す電圧は急激に減少する。すなわちアナログ開
閉回路ASWで開閉される音源信号は急激に減衰
する。この関係は第１５図ｂで破線で示される。
なお抵抗R1の抵抗値は抵抗R4の抵抗値よりも充
分小さく設定されている。 次にダンプ信号DMPが“１”であると、この
信号DMPはアンド回路Ａ５６に加えられる。ア
ンド回路Ａ５６は他の入力にラツチ回路LA５か
ら出力されるキーオン信号KONをインバータIN
２３で反転した信号が加えられている。したがつ
てアンド回路Ａ５６はキーオン信号KONが“０”
になつた後動作可能になり、その出力はトランン
ジスタTR３のゲートに加えられ、トランンジス
タTR３をオンにする。これによりコンデンサC1
の放電経路にトランンジスタTR３、抵抗R2を介
する経路が加わり、コンデンサC1の充電電荷は
キーオン信号KONが“０”になると急激に放電
される。なお、抵抗R2の抵抗値は、抵抗R4の抵
抗値と比較して充分小さく設定されているが抵抗
R1の抵抗値よりもわずかに大きいものが用いら
れる。ダンプ信号DMPが“１”の場合における
コンデンサC1に生じる電圧波形は第１５図ｄの
ようになり、この波形にしたがつてアナログ開閉
回路ASWに加えられる音源信号はエンベロープ
制御される。なお、ダンプ信号DMPが“１”の
場合は第９図に示したアンド回路Ａ３６によつて
シヨートデイケイ信号SDがインヒビツトされて
いるので、信号SDが“１”に立上ることはない。 開閉回路３１７，３１８，３１９の各アナログ
開閉回路ASWでチヤンネルch１〜ch３別にエン
ベロープ開閉制御された２フイート、４フイー
ト、８フイート、16フイートに対応する音源信号
はそれぞれ抵抗ミキシングされ、２フイート音
２′、４フイート音４′、８フイート音８′、16フ
イート音１６′を示す楽音信号として出力される。 なお、上記実施例ではメロデイ付加音として２
フイート、４フイート、８フイート、16フイート
の楽音を発生するように構成したが、２2/3フイ
ート、５1/3フイート等の音を発生するように構
成することもできる。この場合前述のノート選択
回路３１１，３１２，３１３における選択におい
てノートデータNN４〜NN１の示す音名に対し
て５度音系の音名に対応する信号を選択するよう
にし、オクターブ選択回路における選択において
音源部２４に加えたノートコードUN４′、UN３
〜UN１とノートデータNN４〜NN１を用いて
オクターブデータNB３〜NB１に適宜の補正を
加え、この補正したオクターブデータに基づき抽
出選択動作を行うように構成すればよい。 また、上記実施例では上鍵盤（メロデイ音演奏
用鍵盤）で押下された鍵の音のうちの所定音の音
域に関連し、下鍵盤（伴奏音演奏鍵盤）で押下さ
れた鍵の音と同一音名の音をメロデイ付加音とし
て発音するように構成したが、一段鍵盤をメロデ
イ音演奏用鍵域と伴奏音演奏用鍵域との２つの鍵
域に分割し、メロデイ音演奏用鍵域で押下された
鍵の音のうちの所定音の音域に関連し、伴奏音演
奏用鍵域で押下された鍵の音と同一音名の音をメ
ロデイ付加音として発音するように構成してもよ
い。またメロデイ付加音の同時最大発音数は３音
として構成したが、これは３音に限定されない。
３音以外の場合も同様に構成することができる。
この場合、同時最大発音数に対応するメロデイ付
加音発音用のチヤンネルが設けられるとともに
LKノート一時メモリにも上記チヤンネル数に対
応する記憶位置が設けられる。 以上説明したようにこの発明によれば、発音す
べきメロデイ付加音が、基準となるメロデイ音に
基づき設定される所定の優先順位にしたがつて選
択されるのでメロデイ音とメロデイ付加音との間
で音楽的に好しい調和を得ることができる。
第１図はこの発明の一実施例を示す全体ブロツ
ク図、第２図は、同実施例の動作を説明するため
のタイミングチヤート、第３図はメロデイ付加音
形成の１例を示す説明図、第４図はメロデイ付加
音形成回路の概略構成を示すブロツク図、第５図
はキーコードデマルチ回路およびUK最低音検出
回路の詳細を示す回路図、第６図は優先回路、
LKノート一時メモリの詳細を示す回路図、第７
図および第８図は、LKノート一時メモリの動作
を説明するタイミングチヤート、第９図はLKノ
ートデータメモリ、UKオクターブデータメモリ
およびキーオンメモリの詳細を示す回路図、第１
０図は割当て制御回路の詳細を示す回路図、第１
１図はラツチ制御回路の詳細を示す回路図、第１
２図はラツチ制御回路の動作を説明するタイミン
グチヤート、第１３図は音源部の詳細を示す回路
図、第１４図は音源選択開閉部の詳細を示す回路
図、第１５図は音源選択開閉部の動作を説明する
波形図である。 １……上鍵盤、２……下鍵盤、３……ペダル鍵
盤、４……メロデイ付加音選択スイツチ、５……
メロデイ付加音モード選択スイツチ、６……押鍵
検出回路、７……発音割当て回路、８……ダンプ
スイツチ、９……上鍵盤メロデイ音形成回路、１
０……下鍵盤伴奏音形成回路、１１……ペダル鍵
盤伴奏音形成回路、１２……メロデイ付加音形成
回路、１３……メロデイ音音色回路、１４……下
鍵盤伴奏音音色回路、１５……ペダル鍵盤伴奏音
音色回路、１６……サウンドシステム、２３……
UK最低音検出回路、２５……優先回路、２６…
…LKノート一時メモリ、２７……LKノートデー
タメモリ、２８……UKオクターブデータメモ
リ、２９……キーオンメモリ、３０……割当て制
御回路、３１……音源選択開閉部、３２……ラツ
チ制御回路。
ク図、第２図は、同実施例の動作を説明するため
のタイミングチヤート、第３図はメロデイ付加音
形成の１例を示す説明図、第４図はメロデイ付加
音形成回路の概略構成を示すブロツク図、第５図
はキーコードデマルチ回路およびUK最低音検出
回路の詳細を示す回路図、第６図は優先回路、
LKノート一時メモリの詳細を示す回路図、第７
図および第８図は、LKノート一時メモリの動作
を説明するタイミングチヤート、第９図はLKノ
ートデータメモリ、UKオクターブデータメモリ
およびキーオンメモリの詳細を示す回路図、第１
０図は割当て制御回路の詳細を示す回路図、第１
１図はラツチ制御回路の詳細を示す回路図、第１
２図はラツチ制御回路の動作を説明するタイミン
グチヤート、第１３図は音源部の詳細を示す回路
図、第１４図は音源選択開閉部の詳細を示す回路
図、第１５図は音源選択開閉部の動作を説明する
波形図である。 １……上鍵盤、２……下鍵盤、３……ペダル鍵
盤、４……メロデイ付加音選択スイツチ、５……
メロデイ付加音モード選択スイツチ、６……押鍵
検出回路、７……発音割当て回路、８……ダンプ
スイツチ、９……上鍵盤メロデイ音形成回路、１
０……下鍵盤伴奏音形成回路、１１……ペダル鍵
盤伴奏音形成回路、１２……メロデイ付加音形成
回路、１３……メロデイ音音色回路、１４……下
鍵盤伴奏音音色回路、１５……ペダル鍵盤伴奏音
音色回路、１６……サウンドシステム、２３……
UK最低音検出回路、２５……優先回路、２６…
…LKノート一時メモリ、２７……LKノートデー
タメモリ、２８……UKオクターブデータメモ
リ、２９……キーオンメモリ、３０……割当て制
御回路、３１……音源選択開閉部、３２……ラツ
チ制御回路。
Claims (1)
- 【特許請求の範囲】 １ 第１の鍵盤または鍵域で押下されている鍵の
音を示す１乃至複数の第１の鍵情報および第２の
鍵盤または鍵域で押下されている鍵の音を示す１
乃至複数の第２の鍵情報を発生する鍵情報発生手
段と、 前記鍵情報発生手段から発生される前記第１の
鍵情報が示す音のうち最低音を基準音として選択
し、該基準音の音域に関連しかつ前記第２の鍵情
報が示す音と同一音名の音を示す信号を、該基準
音の音名より１音半低い音名の音を最優先とし、
以下低音側の音名の音ほど優先順位を低くし、該
基準音の音名より半音および全音低い音名の音を
最下位優先とする所定の優先順位を付して発生す
る信号発生手段と、 前記信号発生手段から発生された信号のうち優
先順位の高いものから順に所定数の信号を選択す
る選択手段と、 前記選択手段により選択された信号に対応して
楽音を発生する楽音発生手段と を具えた電子楽器。 ２ 前記信号発生手段は、 前記基準音の音名に対する前記第２の鍵情報が
示す音の音名の音程差を表わす数値情報を順次発
生する数値情報発生回路と、 前記数値情報発生回路から発生された数値情報
を、該基準音の音名より１音半低い音名に対応す
る数値情報を最優先とし、以下低音側の音名に対
応する数値情報ほど優先順位を低くし、該基準音
の音名より半音および全音低い音名に対応する数
値情報を最下位優先とする所定の優先順位にした
がつてデコードするデコード回路と、 前記デコード回路の各出力に対応する複数の記
憶位置を有し、該各記憶位置に前記デコード回路
の各出力をそれぞれ記憶する記憶回路と、 前記記憶回路の各記憶位置の記憶信号を順次読
出しこれを出力信号とする読出し回路と を具えるものである特許請求の範囲第１項記載の
電子楽器。 ３ 前記数値情報発生回路は、前記基準音の音名
を示す第１の音名情報から前記第２の鍵情報が示
す音の音名を示す第２の音名情報を減算する減算
回路である特許請求の範囲第２項記載の電子楽
器。 ４ 前記記憶回路は、前記デコード回路の各出力
信号のうち優先順位の低い所定数の信号に対応す
る記憶位置の記憶を禁止する手段を有するもので
ある特許請求の範囲第２項記載の電子楽器。 ５ 前記読出し回路は、前記記憶回路の記憶位置
と等しい数のステージを有するシフトレジスタか
らなり、前記記憶回路の各記憶位置の記憶内容を
各ステージに並列に読込み、シフト動作により該
読込んだ内容を優先順位が高い順に直列に出力す
るものである特許請求の範囲第２項記載の電子楽
器。 ６ 前記選択手段は、前記読出し回路から出力さ
れた信号のうち先着順に所定数の信号を選択して
該信号に対応する鍵情報を記憶するとともに該記
憶した鍵情報を順次出力する鍵情報一時記憶回路
と、前記鍵情報一時記憶回路から出力された鍵情
報を複数の発音チヤンネルのいずれかに割当てる
割当て回路とを具えるものであり、 前記楽音発生手段は、前記各発音チヤンネルに
割当てられた鍵情報に基づきチヤンネル別に楽音
を形成する楽音形成回路からなるものである特許
請求の範囲第２項記載の電子楽器。 ７ 前記第１の鍵盤または鍵域はメロデイ音演奏
用鍵盤またはメロデイ音演奏用鍵域であり、 前記第２の鍵盤または鍵域は伴奏音演奏用鍵盤
または伴奏音演奏用鍵域である特許請求の範囲第
１項記載の電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184986A JPS5886597A (ja) | 1981-11-18 | 1981-11-18 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56184986A JPS5886597A (ja) | 1981-11-18 | 1981-11-18 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886597A JPS5886597A (ja) | 1983-05-24 |
| JPH0160836B2 true JPH0160836B2 (ja) | 1989-12-26 |
Family
ID=16162792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56184986A Granted JPS5886597A (ja) | 1981-11-18 | 1981-11-18 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886597A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317895A (en) * | 1976-08-02 | 1978-02-18 | Hitachi Ltd | Flow out preventive device of cooling water to outside of reactor |
| JPS5654494A (en) * | 1979-10-09 | 1981-05-14 | Nippon Musical Instruments Mfg | Electronic musical instrument |
-
1981
- 1981-11-18 JP JP56184986A patent/JPS5886597A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5886597A (ja) | 1983-05-24 |
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