JPH0161265B2 - - Google Patents
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- Publication number
- JPH0161265B2 JPH0161265B2 JP57210144A JP21014482A JPH0161265B2 JP H0161265 B2 JPH0161265 B2 JP H0161265B2 JP 57210144 A JP57210144 A JP 57210144A JP 21014482 A JP21014482 A JP 21014482A JP H0161265 B2 JPH0161265 B2 JP H0161265B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stages
- stage
- output
- ring counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はリングカウンタ回路に係り、特に段
数可変・初期設定可能なリングカウンタ回路に
おいて動作するクロツクを高速化出来るリング
カウンタ回路に関する。
数可変・初期設定可能なリングカウンタ回路に
おいて動作するクロツクを高速化出来るリング
カウンタ回路に関する。
(b) 従来技術と問題点
第１図はリングカウンタ回路の基本構成を示
すブロツク図、第２図は従来例の段数可変・初
期設定可能なリングカウンタ回路のブロツク図
である。
すブロツク図、第２図は従来例の段数可変・初
期設定可能なリングカウンタ回路のブロツク図
である。
図中１，２，３，Ｍ，Ｎ−１はフリツプフロ
ツプ（以下FFと称す）、１０，１１，１２はナ
ンド回路、２０は段数設定デコード回路を示
す。
ツプ（以下FFと称す）、１０，１１，１２はナ
ンド回路、２０は段数設定デコード回路を示
す。
第１図はリングカウンタ回路の基本構成で
FF１〜FFN−１のＮ−１個のFFの出力Ｑがす
べて“１”レベルの時のみFF１に“０”レベ
ルが入力される。従つて通常はクロツクの数が
Ｎ回に１回だけ“０”レベルがナンドゲート１
０からFF１の入力Ｄに、出力される。又いか
なる初期値が与えられても最大Ｎ−１個のクロ
ツク後にはクロツクの数がＮ回に１回だけ
“０”レベルがナンド回路１０から出力される
正常な状態となる。
FF１〜FFN−１のＮ−１個のFFの出力Ｑがす
べて“１”レベルの時のみFF１に“０”レベ
ルが入力される。従つて通常はクロツクの数が
Ｎ回に１回だけ“０”レベルがナンドゲート１
０からFF１の入力Ｄに、出力される。又いか
なる初期値が与えられても最大Ｎ−１個のクロ
ツク後にはクロツクの数がＮ回に１回だけ
“０”レベルがナンド回路１０から出力される
正常な状態となる。
若し初期化が必要な際は、セツト信号により
全部のFF１〜FFN−１の出力Ｑを“１”レベ
ルにセツトすれば、セツト信号解除後最初のク
ロツクでFF１の出力のみに“０”レベルが現
われる状態からスタートする。
全部のFF１〜FFN−１の出力Ｑを“１”レベ
ルにセツトすれば、セツト信号解除後最初のク
ロツクでFF１の出力のみに“０”レベルが現
われる状態からスタートする。
このように初期化可能なリングカウンタ回路
の段数を可変にするには従来は第２図のような
回路が用いられている。これは段数を、Ｍ段か
らＮ段の間（Ｍ＜Ｎ）可変したい回路で、
FFMからFFN−１の出力及び段数設定デコ
ード回路２０の出力をナンド回路１１〜１２に
入力しておき、Ｍ段にしたい時は段数設定回路
２０の、ナンド回路１１〜１２、即ちFFMか
らFFN−１の出力の出力が入力しているナ
ンド回路への出力を全て“０”レベルとすれ
ば、FF１〜FFM−１（図示していない）の出
力Ｑが全て“１”レベルの時FF１に“０”レ
ベルが入力されＭ段（Ｍ回に１回“０”レベル
が出力される）のリングカウンタ回路が出来
る。
の段数を可変にするには従来は第２図のような
回路が用いられている。これは段数を、Ｍ段か
らＮ段の間（Ｍ＜Ｎ）可変したい回路で、
FFMからFFN−１の出力及び段数設定デコ
ード回路２０の出力をナンド回路１１〜１２に
入力しておき、Ｍ段にしたい時は段数設定回路
２０の、ナンド回路１１〜１２、即ちFFMか
らFFN−１の出力の出力が入力しているナ
ンド回路への出力を全て“０”レベルとすれ
ば、FF１〜FFM−１（図示していない）の出
力Ｑが全て“１”レベルの時FF１に“０”レ
ベルが入力されＭ段（Ｍ回に１回“０”レベル
が出力される）のリングカウンタ回路が出来
る。
尚任意のFFをリセツトする複雑な回路を追
加すればリセツトしたFFから初期化は可能で
ある。
加すればリセツトしたFFから初期化は可能で
ある。
しかしながら、第２図に示すような従来のリ
ングカウンタ回路では、１段目のFF１に帰還
するループがゲート２段となるので動作するク
ロツクを高速化する場合の妨げになるという欠
点がある。
ングカウンタ回路では、１段目のFF１に帰還
するループがゲート２段となるので動作するク
ロツクを高速化する場合の妨げになるという欠
点がある。
(c) 発明の目的
本発明の目的は上記の欠点に鑑み、帰還ルー
プのゲートの段数を１段に出来動作するクロツ
クを高速化出来る段数可変・初期設定可能なリ
ングカウンタ回路の提供にある。
プのゲートの段数を１段に出来動作するクロツ
クを高速化出来る段数可変・初期設定可能なリ
ングカウンタ回路の提供にある。
(d) 発明の構成
本発明は上記の目的を達成するために、Ｎ段
（Ｎ２）からなる２値素子、並びに該Ｎ段か
らなる２値素子の全段の出力の論理をとつて、
１段目の２値素子の状態を他のＮ−１段の２値
素子の状態と異なる状態に設定するゲートを有
するリングカウンタ回路において、段数をＭ段
（ＭＮ）に設定する際、該Ｍ段目をセツト又
はリセツトするとともに、Ｋ段目（１Ｋ＜
Ｍ）をリセツト又はセツトできる設定回路を設
けたことを特徴とするものである。
（Ｎ２）からなる２値素子、並びに該Ｎ段か
らなる２値素子の全段の出力の論理をとつて、
１段目の２値素子の状態を他のＮ−１段の２値
素子の状態と異なる状態に設定するゲートを有
するリングカウンタ回路において、段数をＭ段
（ＭＮ）に設定する際、該Ｍ段目をセツト又
はリセツトするとともに、Ｋ段目（１Ｋ＜
Ｍ）をリセツト又はセツトできる設定回路を設
けたことを特徴とするものである。
(e) 発明の実施例
以下本発明の実施例につき図に従つて説明す
る。
る。
第３図は本発明の実施例の段数可変・初期設
定可能なリングカウンタ回路のブロツク図であ
る。
定可能なリングカウンタ回路のブロツク図であ
る。
図中第２図と同一機能のものは同一記号で示
す。３０は設定回路を示す。
す。３０は設定回路を示す。
第３図の回路でリングカウンタ回路をＭ段に
設定したい場合には段数設定信号により設定回
路３０の出力でFFMをセツトすればFFMの出
力Ｑは“１”レベルとなり、動作時にはFFM
〜FFN−１の出力Ｑは常に“１”レベルとな
つているので、FF１〜FFM−１の出力Ｑが全
部“１”レベルの時のみ次のクロツクでFF１
の出力Ｑが“０”レベルに設定出来る。
設定したい場合には段数設定信号により設定回
路３０の出力でFFMをセツトすればFFMの出
力Ｑは“１”レベルとなり、動作時にはFFM
〜FFN−１の出力Ｑは常に“１”レベルとな
つているので、FF１〜FFM−１の出力Ｑが全
部“１”レベルの時のみ次のクロツクでFF１
の出力Ｑが“０”レベルに設定出来る。
このようにして段数を任意に可変出来る。
又Ｍ段に設定した状態でＫ段目のFFK（１＜
Ｋ＜Ｍ）（図示していない）から初期化したい
場合には、リセツト信号により設定回路３０か
らFFKをリセツトしFFKの出力Ｑを“０”レ
ベルとすればリセツト信号解除後はＭ−Ｋ個目
のクロツクの後でFF１の出力Ｑが“０”レベ
ルになる位相にセツトできる。
Ｋ＜Ｍ）（図示していない）から初期化したい
場合には、リセツト信号により設定回路３０か
らFFKをリセツトしFFKの出力Ｑを“０”レ
ベルとすればリセツト信号解除後はＭ−Ｋ個目
のクロツクの後でFF１の出力Ｑが“０”レベ
ルになる位相にセツトできる。
尚第３図では全てのFFのセツトリセツト端
子Ｓ，Ｒに信号線が接続されているが、これは
段数を設定したい段数のFF及び初期化したい
段目のFFだけに接続しておけばよい。
子Ｓ，Ｒに信号線が接続されているが、これは
段数を設定したい段数のFF及び初期化したい
段目のFFだけに接続しておけばよい。
このようにすれば１段目のFF１に帰還する
ループがゲート１段となるので動作するクロツ
クを高速化出来る。尚ナンド回路１０をオア回
路とした場合は上記説明のセツト・リセツトを
逆にすればよい。
ループがゲート１段となるので動作するクロツ
クを高速化出来る。尚ナンド回路１０をオア回
路とした場合は上記説明のセツト・リセツトを
逆にすればよい。
第４図は本発明のリングカウンタ回路を位相
同期回路等のバツフアメモリ回路に応用した応
用例の回路のブロツク図である。
同期回路等のバツフアメモリ回路に応用した応
用例の回路のブロツク図である。
図中４０，４１はリングカウンタ、４２，４
３はメモリ用FF、４３〜４６はアンド回路、
４７はオア回路である。
３はメモリ用FF、４３〜４６はアンド回路、
４７はオア回路である。
図は2Mビツトのバツフアメモリ回路で、メ
モリ用FFは2M個有り、入力データを、メモリ
用FF４２，４３……に読込みこのメモリより
書出す位置をリングカウンタ４０，４１にて指
示するものである。読込み書出しクロツクは双
方無関係でよく、リングカウンタ４０，４１の
ヘツダー（１周期に１個だけ例えば“０”レベ
ルになる信号）RPH（Read Pulse Header）、
WPH（Write Pulse Header）を比較して読み
込み書き出し位相がずれているよう、例えば読
込みはメモリ用FFの第１段より、書出しはメ
モリFFのＭ段目からするように制御すれば読
込み書き出しクロツクの位相差を吸収するバツ
フアメモリとなる。初期状態において読込みは
メモリFFの第１段より書込みはメモリFFのＭ
段目からするようにしておけば初期状態の後に
すぐ読書きが最適の状態からスタート出来好都
合である。その場合には、リングカウンタ４０
に第１図の回路を用いて第１段目のFFから初
期化し、リングカウンタ４１には本発明の第３
図の回路を用いて初期化時にＭ段目のFFだけ
を“０”レベルにしておけばよいわけである。
モリ用FFは2M個有り、入力データを、メモリ
用FF４２，４３……に読込みこのメモリより
書出す位置をリングカウンタ４０，４１にて指
示するものである。読込み書出しクロツクは双
方無関係でよく、リングカウンタ４０，４１の
ヘツダー（１周期に１個だけ例えば“０”レベ
ルになる信号）RPH（Read Pulse Header）、
WPH（Write Pulse Header）を比較して読み
込み書き出し位相がずれているよう、例えば読
込みはメモリ用FFの第１段より、書出しはメ
モリFFのＭ段目からするように制御すれば読
込み書き出しクロツクの位相差を吸収するバツ
フアメモリとなる。初期状態において読込みは
メモリFFの第１段より書込みはメモリFFのＭ
段目からするようにしておけば初期状態の後に
すぐ読書きが最適の状態からスタート出来好都
合である。その場合には、リングカウンタ４０
に第１図の回路を用いて第１段目のFFから初
期化し、リングカウンタ４１には本発明の第３
図の回路を用いて初期化時にＭ段目のFFだけ
を“０”レベルにしておけばよいわけである。
このようにすれば高速のクロツクにも対応出
来るし、尚又リングカウンタ４１の段数変更も
容易に出来る。
来るし、尚又リングカウンタ４１の段数変更も
容易に出来る。
勿論FF４２，４３…への読込みはアンド回
路４３，４４へのリングカウンタ４０の出力段
の出力及び読込みクロツクが“Ｈ”レベルの時
行ない、書き出しはアンド回路４５，４６への
リングカウンタ４１の出力段の出力及びFF４
２，４３の出力Ｑが“Ｈ”レベルの時行ない、
オア回路４７より出力データは出力される。
路４３，４４へのリングカウンタ４０の出力段
の出力及び読込みクロツクが“Ｈ”レベルの時
行ない、書き出しはアンド回路４５，４６への
リングカウンタ４１の出力段の出力及びFF４
２，４３の出力Ｑが“Ｈ”レベルの時行ない、
オア回路４７より出力データは出力される。
第５図は、本発明の実施例の段数変更の場合
第３図の如くFFのセツト端子を利用する代わ
りに、前段のFF５１の出力Ｑと後段のFF５２
の入力の間にナンド回路５３を挿入したもの
で、ナンド回路５３にセツト信号を入力させて
おく。
第３図の如くFFのセツト端子を利用する代わ
りに、前段のFF５１の出力Ｑと後段のFF５２
の入力の間にナンド回路５３を挿入したもの
で、ナンド回路５３にセツト信号を入力させて
おく。
セツト信号を“１”レベルとしておくとナン
ド回路はなくFF５１の出力ＱとFF５２の入力
とを接続した場合と同じ動作をし、セツト信号
を“０”レベルとするとFF５２の入力には
“１”レベルが入力することになるので第３図
のセツト端子を利用した場合と等化になる。
ド回路はなくFF５１の出力ＱとFF５２の入力
とを接続した場合と同じ動作をし、セツト信号
を“０”レベルとするとFF５２の入力には
“１”レベルが入力することになるので第３図
のセツト端子を利用した場合と等化になる。
この場合はセツト信号の解除がクロツクと同
期する利点がある。
期する利点がある。
尚この場合はFF間の遅延はゲート１段分大
きくなるが、これは先に説明した通り１段目の
FFへの帰還ループでゲート１段分遅くなるの
で、動作するクロツクを高速化する場合の障害
とはならない。
きくなるが、これは先に説明した通り１段目の
FFへの帰還ループでゲート１段分遅くなるの
で、動作するクロツクを高速化する場合の障害
とはならない。
(f) 発明の効果
以上詳細に説明せる如く本発明によれば、段
数可変・初期設定可能なリングカウンタ回路の
帰還ループのゲートの段数を１段に出来るの
で、動作するクロツクを高速化出来る効果があ
る。
数可変・初期設定可能なリングカウンタ回路の
帰還ループのゲートの段数を１段に出来るの
で、動作するクロツクを高速化出来る効果があ
る。
第１図はリングカウンタ回路の基本構成を示す
ブロツク図、第２図は従来例の段数可変・初期設
定可能なリングカウンタ回路のブロツク図、第３
図は本発明の実施例の段数可変・初期設定可能な
リングカウンタ回路のブロツク図、第４図は本発
明のリングカウンタ回路をバツフアメモリ回路に
応用した応用例の回路のブロツク図、第５図は本
発明の実施例の段数可変回路のブロツク図であ
る。 図中１，２，３，Ｍ，Ｎ−１，４３，４４，５
１，５２はFF、１０〜１２，５３はナンド回路、
４３〜４６はアンド回路、４７はオアー回路、２
０は段数設定デコード回路、３０は設定回路、４
０，４１はリングカウンタを示す。
ブロツク図、第２図は従来例の段数可変・初期設
定可能なリングカウンタ回路のブロツク図、第３
図は本発明の実施例の段数可変・初期設定可能な
リングカウンタ回路のブロツク図、第４図は本発
明のリングカウンタ回路をバツフアメモリ回路に
応用した応用例の回路のブロツク図、第５図は本
発明の実施例の段数可変回路のブロツク図であ
る。 図中１，２，３，Ｍ，Ｎ−１，４３，４４，５
１，５２はFF、１０〜１２，５３はナンド回路、
４３〜４６はアンド回路、４７はオアー回路、２
０は段数設定デコード回路、３０は設定回路、４
０，４１はリングカウンタを示す。
Claims (1)
- 【特許請求の範囲】 １ Ｎ段（Ｎ２）からなる２値素子、並びに該
Ｎ段からなる２値素子の全段の出力の論理をとつ
て、１段目の２値素子の状態を他のＮ−１段の２
値素子の状態と異なる状態に設定するゲートを有
するリングカウンタ回路において、 段数をＭ段（ＭＮ）に設定する際、該Ｍ段目
をセツト又はリセツトするとともに、Ｋ段目（１
Ｋ＜Ｍ）をリセツト又はセツトできる設定回路
を設けたことを特徴とするリングカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21014482A JPS59100630A (ja) | 1982-11-30 | 1982-11-30 | リングカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21014482A JPS59100630A (ja) | 1982-11-30 | 1982-11-30 | リングカウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100630A JPS59100630A (ja) | 1984-06-09 |
| JPH0161265B2 true JPH0161265B2 (ja) | 1989-12-27 |
Family
ID=16584495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21014482A Granted JPS59100630A (ja) | 1982-11-30 | 1982-11-30 | リングカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100630A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826354A (ja) * | 1971-08-10 | 1973-04-06 | ||
| JPS518855A (ja) * | 1974-07-10 | 1976-01-24 | Nippon Electric Co | Deijitarukurotsukubunshukairo |
-
1982
- 1982-11-30 JP JP21014482A patent/JPS59100630A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100630A (ja) | 1984-06-09 |
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