JPH0161266B2 - - Google Patents
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- JPH0161266B2 JPH0161266B2 JP57054527A JP5452782A JPH0161266B2 JP H0161266 B2 JPH0161266 B2 JP H0161266B2 JP 57054527 A JP57054527 A JP 57054527A JP 5452782 A JP5452782 A JP 5452782A JP H0161266 B2 JPH0161266 B2 JP H0161266B2
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- nand gate
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- shifts
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
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- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は従来よりも少ない素子数あるいはゲー
ト数で構成されたプログラマブル分周回路を提供
するものである。
ト数で構成されたプログラマブル分周回路を提供
するものである。
第１図は従来から広く用いられているプログラ
マブル分周回路の論理構成図を示したもので、端
子Ｔはクロツクパルス入力端子であり、端子Q0，
Q1，Q2，Q3はそれぞれ１ビツト目のカウント出
力端子、２ビツト目のカウント出力端子、３ビツ
ト目のカウント出力端子、４ビツト目のカウント
出力端子であり、端子D0，D1，D2，D3はそれぞ
れ１ビツト目のプログラム端子、２ビツト目のプ
ログラム端子、３ビツト目のプログラム端子、４
ビツト目のプログラム端子である。
マブル分周回路の論理構成図を示したもので、端
子Ｔはクロツクパルス入力端子であり、端子Q0，
Q1，Q2，Q3はそれぞれ１ビツト目のカウント出
力端子、２ビツト目のカウント出力端子、３ビツ
ト目のカウント出力端子、４ビツト目のカウント
出力端子であり、端子D0，D1，D2，D3はそれぞ
れ１ビツト目のプログラム端子、２ビツト目のプ
ログラム端子、３ビツト目のプログラム端子、４
ビツト目のプログラム端子である。
第１図において、６個のNANDゲートによる
エツジトリガー型のＴフリツプフロツプによつて
カウンタの単位ステージが構成され、プリセツト
信号が供給されたときに前記Ｔフリツプフロツプ
をセツトあるいはリセツトする２個のNANDゲ
ートを含めてステージあたり８個のNANDゲー
トを使つてプログラマブル分周回路が構成されて
いる。
エツジトリガー型のＴフリツプフロツプによつて
カウンタの単位ステージが構成され、プリセツト
信号が供給されたときに前記Ｔフリツプフロツプ
をセツトあるいはリセツトする２個のNANDゲ
ートを含めてステージあたり８個のNANDゲー
トを使つてプログラマブル分周回路が構成されて
いる。
第２図は第１図の論理構成をI2Lトランジスタ
（各トランジスタのインジエクタは便宜上省略し
てある。）によつて実現した回路結線図で、この
場合には全体で45個のI2Lトランジスタを必要と
し、ステージあたり11個と４分の１個のI2Lトラ
ンジスタが必要となる。
（各トランジスタのインジエクタは便宜上省略し
てある。）によつて実現した回路結線図で、この
場合には全体で45個のI2Lトランジスタを必要と
し、ステージあたり11個と４分の１個のI2Lトラ
ンジスタが必要となる。
本発明のプログラマブル分周回路はステージあ
たりのゲート数あるいは素子数を従来よりも大幅
に削減するもので、従来と同一機能を維持しつつ
素子数を削減することにより、システムの簡素化
あるいは消費電力の低減、さらには信頼性の向上
を可能ならしめるものでその構成は、セツト端子
とリセツト端子を備えた双安定回路と、前記双安
定回路の出力状態に応じて前段からのトリガ信号
を前記セツト端子および前記リセツト端子に供給
する第１および第２の一致ゲートとによつて構成
された単位ステージと、前記第１の一致ゲートあ
るいは前記第２の一致ゲートの出力を次段の単位
ステージにトリガ信号として供給するゲート手段
と、前記ゲート手段によつて結合された複数の単
位ステージによつて構成された前記カウンタの最
大カウント値もしくは最小カウント値を検出する
検出手段と、前記検出手段が出力信号を発生した
のちにあらかじめプログラムされた単位ステージ
を構成する双安定回路にのみリセツト信号もしく
はセツト信号を供給する選択プリセツト手段を備
えたことを特徴とするものである。
たりのゲート数あるいは素子数を従来よりも大幅
に削減するもので、従来と同一機能を維持しつつ
素子数を削減することにより、システムの簡素化
あるいは消費電力の低減、さらには信頼性の向上
を可能ならしめるものでその構成は、セツト端子
とリセツト端子を備えた双安定回路と、前記双安
定回路の出力状態に応じて前段からのトリガ信号
を前記セツト端子および前記リセツト端子に供給
する第１および第２の一致ゲートとによつて構成
された単位ステージと、前記第１の一致ゲートあ
るいは前記第２の一致ゲートの出力を次段の単位
ステージにトリガ信号として供給するゲート手段
と、前記ゲート手段によつて結合された複数の単
位ステージによつて構成された前記カウンタの最
大カウント値もしくは最小カウント値を検出する
検出手段と、前記検出手段が出力信号を発生した
のちにあらかじめプログラムされた単位ステージ
を構成する双安定回路にのみリセツト信号もしく
はセツト信号を供給する選択プリセツト手段を備
えたことを特徴とするものである。
以下本発明の一実施例を図面に基づいて説明す
る。第３図は本発明の一実施例におけるプログラ
マブル分周回路の論理構成図を示したものであ
る。第３図において、NANDゲート１１，１２，
１３，１４，１５，１６によつて１ビツト目の単
位ステージ１００が構成されており、前記単位ス
テージ１００は単位ステージ２００にトリガ信号
を供給するための単位ステージであり、通常のＴ
フリツプフロツプの出力側に微分パルス発生回路
を付加したのと同じ機能を有している。
る。第３図は本発明の一実施例におけるプログラ
マブル分周回路の論理構成図を示したものであ
る。第３図において、NANDゲート１１，１２，
１３，１４，１５，１６によつて１ビツト目の単
位ステージ１００が構成されており、前記単位ス
テージ１００は単位ステージ２００にトリガ信号
を供給するための単位ステージであり、通常のＴ
フリツプフロツプの出力側に微分パルス発生回路
を付加したのと同じ機能を有している。
前記単位ステージ２００においてNANDゲー
ト２１およびNANDゲート２２の第１の入力端
子２１ａおよび２２ａとそれぞれの出力端子がク
ロスカツプリング接続され、前記NANDゲート
２１の出力端子にはNANDゲート２３の第１の
入力端子２３ａが接続され、前記NANDゲート
２２の出力端子にはNANDゲート２４の第１の
入力端子２４ａが接続され、前記NANDゲート
２１，２２の第２の入力端子２１ｂ，２２ｂには
NANDゲート２５の出力端子が接続され、前記
NANDゲート２５の第１の入力端子２５ａは前
段の単位ステージ１００を構成するNANDゲー
ト１１の出力端子に接続され、前記NANDゲー
ト２５の第２の入力端子２５ｂは前記NANDゲ
ート２１の出力端子に接続され、前記NANDゲ
ート２１の第３の入力端子２１ｃは前記NAND
ゲート２４の出力端子に接続され、前記NAND
ゲート２２の第３の入力端子２２ｃは前記
NANDゲート２３の出力端子に接続され、前記
NANDゲート２２の第４の入力端子２２ｄなら
びに第５の入力端子２２ｅはそれぞれ次段の単位
ステージ３００を構成するNANDゲート３１お
よびNANDゲート３２の出力端子に接続され、
前記NANDゲート２３の第２の入力端子２３ｂ
ならびに前記NANDゲート２４の第２の入力端
子２４ｂとそれぞれの出力端子がクロスカツプリ
ング接続され、前記NANDゲート２３の第３の
入力端子２３ｃはNANDゲート２６の出力端子
に接続されている。また前記NANDゲート２６
の第１の入力端子２６ａはプログラム端子D1に
接続されている。
ト２１およびNANDゲート２２の第１の入力端
子２１ａおよび２２ａとそれぞれの出力端子がク
ロスカツプリング接続され、前記NANDゲート
２１の出力端子にはNANDゲート２３の第１の
入力端子２３ａが接続され、前記NANDゲート
２２の出力端子にはNANDゲート２４の第１の
入力端子２４ａが接続され、前記NANDゲート
２１，２２の第２の入力端子２１ｂ，２２ｂには
NANDゲート２５の出力端子が接続され、前記
NANDゲート２５の第１の入力端子２５ａは前
段の単位ステージ１００を構成するNANDゲー
ト１１の出力端子に接続され、前記NANDゲー
ト２５の第２の入力端子２５ｂは前記NANDゲ
ート２１の出力端子に接続され、前記NANDゲ
ート２１の第３の入力端子２１ｃは前記NAND
ゲート２４の出力端子に接続され、前記NAND
ゲート２２の第３の入力端子２２ｃは前記
NANDゲート２３の出力端子に接続され、前記
NANDゲート２２の第４の入力端子２２ｄなら
びに第５の入力端子２２ｅはそれぞれ次段の単位
ステージ３００を構成するNANDゲート３１お
よびNANDゲート３２の出力端子に接続され、
前記NANDゲート２３の第２の入力端子２３ｂ
ならびに前記NANDゲート２４の第２の入力端
子２４ｂとそれぞれの出力端子がクロスカツプリ
ング接続され、前記NANDゲート２３の第３の
入力端子２３ｃはNANDゲート２６の出力端子
に接続されている。また前記NANDゲート２６
の第１の入力端子２６ａはプログラム端子D1に
接続されている。
NANDゲート３１，３２，３３，３４，３５
によつて構成された次段の単位ステージ３００は
前記単位ステージ２００と同一構成となつてお
り、NSBの単位ステージ４００では、前段の単
位ステージのNANDゲート３５の代わりにイン
バータ４５が用いられ、NANDゲート４２の第
４、第５の入力端子が省かれている。
によつて構成された次段の単位ステージ３００は
前記単位ステージ２００と同一構成となつてお
り、NSBの単位ステージ４００では、前段の単
位ステージのNANDゲート３５の代わりにイン
バータ４５が用いられ、NANDゲート４２の第
４、第５の入力端子が省かれている。
さらに、前記単位ステージ１００を構成する
NANDゲート１４の出力端子にはNANDゲート
５０の第１の入力端子５０ａが接続され、前記単
位ステージ２００を構成するNANDゲート２４
の出力端子には前記NANDゲート５０の第２の
入力端子５０ｂが接続され、前記単位ステージ３
００を構成するNANDゲート３４の出力端子に
は前記NANDゲート５０の第３の入力端子５０
ｃが接続され、前記単位ステージ４００を構成す
るNANDゲート４４の出力端子には前記NAND
ゲート５０の第４の入力端子５０ｄが接続され、
前記NANDゲート５０の出力端子はNANDゲー
ト５１の第１の入力端子５１ａに接続され、前記
NANDゲート５１の第２の入力端子５１ｂは第
１の入力端子５２ａがクロツクパルス入力端子Ｔ
に接続されたNANDゲート５２の出力端子に接
続され、前記NANDゲート５１の出力端子は前
記NANDゲート５２の第２の入力端子５２ｂ、
NANDゲート１７の第２の入力端子１７ｂ、
NANDゲート２６の第２の入力端子２６ｂ、
NANDゲート３６の第２の入力端子３６ｂ、
NANDゲート４６の第２の入力端子４６ｂに接
続されている。
NANDゲート１４の出力端子にはNANDゲート
５０の第１の入力端子５０ａが接続され、前記単
位ステージ２００を構成するNANDゲート２４
の出力端子には前記NANDゲート５０の第２の
入力端子５０ｂが接続され、前記単位ステージ３
００を構成するNANDゲート３４の出力端子に
は前記NANDゲート５０の第３の入力端子５０
ｃが接続され、前記単位ステージ４００を構成す
るNANDゲート４４の出力端子には前記NAND
ゲート５０の第４の入力端子５０ｄが接続され、
前記NANDゲート５０の出力端子はNANDゲー
ト５１の第１の入力端子５１ａに接続され、前記
NANDゲート５１の第２の入力端子５１ｂは第
１の入力端子５２ａがクロツクパルス入力端子Ｔ
に接続されたNANDゲート５２の出力端子に接
続され、前記NANDゲート５１の出力端子は前
記NANDゲート５２の第２の入力端子５２ｂ、
NANDゲート１７の第２の入力端子１７ｂ、
NANDゲート２６の第２の入力端子２６ｂ、
NANDゲート３６の第２の入力端子３６ｂ、
NANDゲート４６の第２の入力端子４６ｂに接
続されている。
なお、第３図の回路においてNANDゲート５
０はカウンタの最小カウント値を検出するための
検出ゲートを構成し、NANDゲート５１，５２，
１７，２６，３６，４６は前記検出ゲートが出力
信号を発生したのちにあらかじめプログラムされ
た単位ステージにのみセツト信号を供給する選択
プリセツト回路を構成している。
０はカウンタの最小カウント値を検出するための
検出ゲートを構成し、NANDゲート５１，５２，
１７，２６，３６，４６は前記検出ゲートが出力
信号を発生したのちにあらかじめプログラムされ
た単位ステージにのみセツト信号を供給する選択
プリセツト回路を構成している。
さて、第３図の回路のクロツクパルス入力端子
Ｔ、プログラム端子D0，D1，D2，D3にそれぞれ
第４図Tx，D0x，D1x，D2x，D3xで示す信号波
形が印加されたときの動作について第４図をもと
に説明する。まず、時刻t1以前において、カウン
タの出力〔Q3、Q2、Q1、Q0〕が〔0001〕になつ
ているものとすると、時刻t1において、クロツク
パルスのリーデイングエツジが到来してクロツク
パルス入力端子Ｔのレベルが“０”から“１”に
移行すると、NANDゲート１３の出力レベルが
“１”になつているので、NANDゲート１２の出
力レベルが“１”から“０”に移行し、続いて
NANDゲート１４およびNANDゲート１５の出
力レベルが“０”から“１”に移行する。
Ｔ、プログラム端子D0，D1，D2，D3にそれぞれ
第４図Tx，D0x，D1x，D2x，D3xで示す信号波
形が印加されたときの動作について第４図をもと
に説明する。まず、時刻t1以前において、カウン
タの出力〔Q3、Q2、Q1、Q0〕が〔0001〕になつ
ているものとすると、時刻t1において、クロツク
パルスのリーデイングエツジが到来してクロツク
パルス入力端子Ｔのレベルが“０”から“１”に
移行すると、NANDゲート１３の出力レベルが
“１”になつているので、NANDゲート１２の出
力レベルが“１”から“０”に移行し、続いて
NANDゲート１４およびNANDゲート１５の出
力レベルが“０”から“１”に移行する。
前記NANDゲート１４の出力レベル“１”へ
の移行によつてNANDゲート１３およびNAND
ゲート５０の出力レベルが“１”から“０”に移
行し、また、前記NANDゲート１５の出力レベ
ルの“１”への移行によつてNANDゲート１６
の出力レベルが“１”から“０”に移行し、続い
て前記NANDゲート１２の出力レベルが“１”
に戻る。
の移行によつてNANDゲート１３およびNAND
ゲート５０の出力レベルが“１”から“０”に移
行し、また、前記NANDゲート１５の出力レベ
ルの“１”への移行によつてNANDゲート１６
の出力レベルが“１”から“０”に移行し、続い
て前記NANDゲート１２の出力レベルが“１”
に戻る。
また、前記NANDゲート５０の出力レベルが
“０”に移行するとNANDゲート５１の出力レベ
ルが“０”から“１”に移行し、続いてNAND
ゲート５２の出力レベルが“１”から“０”に移
行する。
“０”に移行するとNANDゲート５１の出力レベ
ルが“０”から“１”に移行し、続いてNAND
ゲート５２の出力レベルが“１”から“０”に移
行する。
一方、前記NANDゲート５１の出力レベルが
“１”に移行すると、あらかじめプログラム端子
D0およびD3のレベルが“１”になつているので、
NANDゲート１７およびNANDゲート４６の出
力レベルが“１”から“０”に移行し、前記
NANDゲート１７の出力レベルの“０”への移
行によつてNANDゲート１３の出力レベルが
“１”に移行し、NANDゲート１２および
NANDゲート１５の出力レベルが“１”にクラ
ンプされるので、続いてNANDゲート１４の出
力レベルが“０”に移行し、また、前記NAND
ゲート４６の出力レベルの“０”への移行によつ
てNANDゲート４３の出力レベルが“０”から
“１”に移行し、続いてNANDゲート４４の出力
レベルが“１”から“０”に移行してカウンタの
カウント値は〔1001〕にプリセツトされる。
“１”に移行すると、あらかじめプログラム端子
D0およびD3のレベルが“１”になつているので、
NANDゲート１７およびNANDゲート４６の出
力レベルが“１”から“０”に移行し、前記
NANDゲート１７の出力レベルの“０”への移
行によつてNANDゲート１３の出力レベルが
“１”に移行し、NANDゲート１２および
NANDゲート１５の出力レベルが“１”にクラ
ンプされるので、続いてNANDゲート１４の出
力レベルが“０”に移行し、また、前記NAND
ゲート４６の出力レベルの“０”への移行によつ
てNANDゲート４３の出力レベルが“０”から
“１”に移行し、続いてNANDゲート４４の出力
レベルが“１”から“０”に移行してカウンタの
カウント値は〔1001〕にプリセツトされる。
前記NANDゲート１４あるいは前記NANDゲ
ート４４の出力レベルが“０”に移行すると、
NANDゲート５０の出力レベルは“１”に戻る。
ート４４の出力レベルが“０”に移行すると、
NANDゲート５０の出力レベルは“１”に戻る。
時刻t2において、クロツクパルスのトレイリン
グエツジが到来すると、NANDゲート１６およ
びNANDゲート５２の出力レベルが“１”に移
行し、前記NANDゲート５２の出力レベルの
“１”への移行によつてNANDゲート５１の出力
レベルが“０”に移行し、続いてNANDゲート
１７およびNANDゲート４６の出力レベルが
“１”に移行する。前記NANDゲート１７の出力
レベルが“１”に移行するとNANDゲート１５
の出力レベルは“０”に移行する。
グエツジが到来すると、NANDゲート１６およ
びNANDゲート５２の出力レベルが“１”に移
行し、前記NANDゲート５２の出力レベルの
“１”への移行によつてNANDゲート５１の出力
レベルが“０”に移行し、続いてNANDゲート
１７およびNANDゲート４６の出力レベルが
“１”に移行する。前記NANDゲート１７の出力
レベルが“１”に移行するとNANDゲート１５
の出力レベルは“０”に移行する。
時刻t3において、クロツクパルスのリーデイン
グエツジが到来すると、NANDゲート１２の出
力レベルが“０”に移行し、続いてNANDゲー
ト１４および１５の出力レベルが“１”に移行
し、前記NANDゲート１４の出力レベルの“１”
への移行によつてNANDゲート１３の出力レベ
ルが“０”に移行し、また前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルが“０”に移行
する。
グエツジが到来すると、NANDゲート１２の出
力レベルが“０”に移行し、続いてNANDゲー
ト１４および１５の出力レベルが“１”に移行
し、前記NANDゲート１４の出力レベルの“１”
への移行によつてNANDゲート１３の出力レベ
ルが“０”に移行し、また前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルが“０”に移行
する。
前記NANDゲート１３の出力レベルが“０”
に移行するとNANDゲート１２の出力レベルが
“１”に戻り、また、時刻t4におけるクロツクパ
ルスのトレイリングエツジの到来によつて前記
NANDゲート１６の出力レベルが“１”に戻り、
続いて前記NANDゲート１５の出力レベルが
“０”に移行して単位ステージ１００の一連の出
力反転動作は終了し、カウンタの出力は〔1000〕
に変わる。
に移行するとNANDゲート１２の出力レベルが
“１”に戻り、また、時刻t4におけるクロツクパ
ルスのトレイリングエツジの到来によつて前記
NANDゲート１６の出力レベルが“１”に戻り、
続いて前記NANDゲート１５の出力レベルが
“０”に移行して単位ステージ１００の一連の出
力反転動作は終了し、カウンタの出力は〔1000〕
に変わる。
なお、時刻t3から時刻t4にかけてはNANDゲー
ト１１の出力レベルが変化しないので、単位ステ
ージ２００を構成する各ゲートの出力レベルは変
化せず同様に単位ステージ３００，４００を構成
する各ゲートの出力レベルも変化しない。
ト１１の出力レベルが変化しないので、単位ステ
ージ２００を構成する各ゲートの出力レベルは変
化せず同様に単位ステージ３００，４００を構成
する各ゲートの出力レベルも変化しない。
時刻t5において、クロツクパルスのリーデイン
グエツジが到来すると、今度はNANDゲート１
４の出力レベルが“１”になつているので、
NANDゲート１１の出力レベルが“０”に移行
し、続いてNANDゲート１３、NANDゲート１
５、さらには次段の単位ステージ２００を構成す
るNANDゲート２５の出力レベルが“１”に移
行する。
グエツジが到来すると、今度はNANDゲート１
４の出力レベルが“１”になつているので、
NANDゲート１１の出力レベルが“０”に移行
し、続いてNANDゲート１３、NANDゲート１
５、さらには次段の単位ステージ２００を構成す
るNANDゲート２５の出力レベルが“１”に移
行する。
前記NANDゲート１３の出力レベルの“１”
への移行によつてNANDゲート１４の出力レベ
ルが“０”に移行し、また前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルは“０”に移行
する。さらに、前記NANDゲート１４の出力レ
ベルの“０”への移行によつて前記NANDゲー
ト１１の出力レベルは“１”に戻り、次に、クロ
ツクパルスのトレイリングエツジの到来によつて
前記NANDゲート１６の出力レベルは“１”に
戻り、前記NANDゲート１５の出力レベルは
“０”に移行する。
への移行によつてNANDゲート１４の出力レベ
ルが“０”に移行し、また前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルは“０”に移行
する。さらに、前記NANDゲート１４の出力レ
ベルの“０”への移行によつて前記NANDゲー
ト１１の出力レベルは“１”に戻り、次に、クロ
ツクパルスのトレイリングエツジの到来によつて
前記NANDゲート１６の出力レベルは“１”に
戻り、前記NANDゲート１５の出力レベルは
“０”に移行する。
一方、前記NANDゲート２５の出力レベルの
“１”への移行によつて、NANDゲート２１の出
力レベルが“０”に移行し、続いてNANDゲー
ト２３の出力レベルが“１”に移行し、さらに
NANDゲート２４の出力レベルが“０”に移行
する。前記NANDゲート２４の出力レベルが
“０”に移行すると、前記NANDゲート２１の出
力レベルは“１”に戻り、続いて前記NANDゲ
ート２５の出力レベルは“０”に戻る。
“１”への移行によつて、NANDゲート２１の出
力レベルが“０”に移行し、続いてNANDゲー
ト２３の出力レベルが“１”に移行し、さらに
NANDゲート２４の出力レベルが“０”に移行
する。前記NANDゲート２４の出力レベルが
“０”に移行すると、前記NANDゲート２１の出
力レベルは“１”に戻り、続いて前記NANDゲ
ート２５の出力レベルは“０”に戻る。
一方、前記NANDゲート２１の出力レベルの
“０”への移行によつて単位ステージ３００を構
成するNANDゲート３５の出力レベルが“０”
から“１”に移行し、続いてNANDゲート３１
の出力レベルが“０”に移行し、その結果
NANDゲート３３ならびに次段の単位ステージ
４００を構成するインバータ４５の出力レベルが
“０”から“１”に移行し、前記NANDゲート３
３の出力レベルの“１”への移行によつて
NANDゲート34の出力レベルが“１”から“０”
に移行し、続いて前記NANDゲート３１の出力
レベルが“１”に戻り、さらに前記NANDゲー
ト３５の出力レベルが“０”に戻る。
“０”への移行によつて単位ステージ３００を構
成するNANDゲート３５の出力レベルが“０”
から“１”に移行し、続いてNANDゲート３１
の出力レベルが“０”に移行し、その結果
NANDゲート３３ならびに次段の単位ステージ
４００を構成するインバータ４５の出力レベルが
“０”から“１”に移行し、前記NANDゲート３
３の出力レベルの“１”への移行によつて
NANDゲート34の出力レベルが“１”から“０”
に移行し、続いて前記NANDゲート３１の出力
レベルが“１”に戻り、さらに前記NANDゲー
ト３５の出力レベルが“０”に戻る。
また、前記インバータ４５の出力レベルの
“１”への移行によつてNANDゲート４２の出力
レベルが“１”から“０”に移行し、続いて
NANDゲート４４の出力レベルが“０”から
“１”に移行し、さらにNANDゲート４３の出力
レベルが“１”から“０”に移行し、その結果前
記NANDゲート４２の出力レベルは“１”に戻
り、この時点でカウンタのカウント出力は
〔0111〕に変わる。
“１”への移行によつてNANDゲート４２の出力
レベルが“１”から“０”に移行し、続いて
NANDゲート４４の出力レベルが“０”から
“１”に移行し、さらにNANDゲート４３の出力
レベルが“１”から“０”に移行し、その結果前
記NANDゲート４２の出力レベルは“１”に戻
り、この時点でカウンタのカウント出力は
〔0111〕に変わる。
なお、前記インバータ４５の出力レベルは
NANDゲート３１の出力レベルの“１”への移
行によつて“０”に移行する。
NANDゲート３１の出力レベルの“１”への移
行によつて“０”に移行する。
時刻t6において、クロツクパルスのトレイリン
グエツジが到来すると、時刻t4のときと同様に
NANDゲート１６の出力レベルが“１”に移行
し、続いてNANDゲート１５の出力レベルが
“０”に移行する。
グエツジが到来すると、時刻t4のときと同様に
NANDゲート１６の出力レベルが“１”に移行
し、続いてNANDゲート１５の出力レベルが
“０”に移行する。
時刻t7において、クロツクパルスのリーデイン
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t3のときと同
様に変化し、カウンタのカウント出力は〔0110〕
となる。
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t3のときと同
様に変化し、カウンタのカウント出力は〔0110〕
となる。
時刻t8において、クロツクパルスのリーデイン
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t5のときと同
様に変化するが、NANDゲート１１の出力レベ
ルの“０”への移行によつてNANDゲート２５
の出力レベルが“１”に移行し、今度はNAND
ゲート２３の出力レベルが“１”になつているの
で、続いてNANDゲート２２の出力レベルが
“１”から“０”に移行し、その結果、NANDゲ
ート２４の出力レベルが“１”に移行し、さらに
前記NANDゲート２３の出力レベルが“０”に
移行し、前記NANDゲート２２の出力レベルは
“１”に戻り、カウンタのカウント出力は〔0101〕
となる。
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t5のときと同
様に変化するが、NANDゲート１１の出力レベ
ルの“０”への移行によつてNANDゲート２５
の出力レベルが“１”に移行し、今度はNAND
ゲート２３の出力レベルが“１”になつているの
で、続いてNANDゲート２２の出力レベルが
“１”から“０”に移行し、その結果、NANDゲ
ート２４の出力レベルが“１”に移行し、さらに
前記NANDゲート２３の出力レベルが“０”に
移行し、前記NANDゲート２２の出力レベルは
“１”に戻り、カウンタのカウント出力は〔0101〕
となる。
時刻t9において、クロツクパルスのリーデイン
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルのみが変化し、カウ
ンタのカウント出力は〔0100〕となる。
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルのみが変化し、カウ
ンタのカウント出力は〔0100〕となる。
時刻t10において、クロツクパルスのリーデイ
ングエツジが到来すると、単位ステージ１００お
よび単位ステージ２００を構成する各ゲートの出
力レベルは時刻t5のときと同様に変化するが、
NANDゲート２１の出力レベルの“０”への移
行によつてNANDゲート３５の出力レベルが
“１”に移行し、続いてNANDゲート３２の出力
レベルが“１”から“０”に移行するので
NANDゲート３４の出力レベルが“１”に移行
し、さらに、NANDゲート３３の出力レベルが
“０”に移行して前記NANDゲート３２の出力レ
ベルは“１”に戻りカウンタのカウント出力は
〔0011〕となる。
ングエツジが到来すると、単位ステージ１００お
よび単位ステージ２００を構成する各ゲートの出
力レベルは時刻t5のときと同様に変化するが、
NANDゲート２１の出力レベルの“０”への移
行によつてNANDゲート３５の出力レベルが
“１”に移行し、続いてNANDゲート３２の出力
レベルが“１”から“０”に移行するので
NANDゲート３４の出力レベルが“１”に移行
し、さらに、NANDゲート３３の出力レベルが
“０”に移行して前記NANDゲート３２の出力レ
ベルは“１”に戻りカウンタのカウント出力は
〔0011〕となる。
なお前記NANDゲート３５の出力レベルは前
記NANDゲート２１の出力レベルの“１”への
移行によつて“０”に戻る。
記NANDゲート２１の出力レベルの“１”への
移行によつて“０”に戻る。
同様にして、時刻t11において、クロツクパル
スのリーデイングエツジが到来すると、カウンタ
のカウント出力は〔0010〕となり、時刻t12にお
いては〔0001〕となる。
スのリーデイングエツジが到来すると、カウンタ
のカウント出力は〔0010〕となり、時刻t12にお
いては〔0001〕となる。
時刻t13においてクロツクパルスのリーデイン
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t11と同様に
変化するが、NANDゲート１４の出力レベルが
“１”に移行すると、時刻t1のときと同様に
NANDゲート５０の出力レベルが“０”に移行
し、続いてNANDゲート５１の出力レベルが
“１”に移行する。
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t11と同様に
変化するが、NANDゲート１４の出力レベルが
“１”に移行すると、時刻t1のときと同様に
NANDゲート５０の出力レベルが“０”に移行
し、続いてNANDゲート５１の出力レベルが
“１”に移行する。
前記NANDゲート５１の出力レベルが“１”
に移行する以前にあらかじめプログラム端子D0
のレベルが“０”に移行し、プログラム端子D1，
D2のレベルが“１”に移行しており、プログラ
ム端子D3のレベルは“１”のままであるので、
前記NANDゲート５１の出力レベルの“１”へ
の移行によつてNANDゲート２６，３６，４６
の出力レベルが“０”に移行し、その結果、カウ
ンタのカウント値は〔1110〕にプリセツトされ、
プログラム値の〔D3、D2、D1、D0〕に等しくな
る。
に移行する以前にあらかじめプログラム端子D0
のレベルが“０”に移行し、プログラム端子D1，
D2のレベルが“１”に移行しており、プログラ
ム端子D3のレベルは“１”のままであるので、
前記NANDゲート５１の出力レベルの“１”へ
の移行によつてNANDゲート２６，３６，４６
の出力レベルが“０”に移行し、その結果、カウ
ンタのカウント値は〔1110〕にプリセツトされ、
プログラム値の〔D3、D2、D1、D0〕に等しくな
る。
時刻t14において、クロツクパルスのトレイリ
ングエツジが到来し、NANDゲート５２の出力
レベルが“１”に移行すると、すでにNANDゲ
ート５０の出力レベルが“１”になつているの
で、NANDゲート５１の出力レベルは“０”に
戻り、時刻t2以後と同様に、カウンタはクロツク
パルスのリーデイングエツジが到来するごとにそ
のカウント値を１ずつ減少させていく。
ングエツジが到来し、NANDゲート５２の出力
レベルが“１”に移行すると、すでにNANDゲ
ート５０の出力レベルが“１”になつているの
で、NANDゲート５１の出力レベルは“０”に
戻り、時刻t2以後と同様に、カウンタはクロツク
パルスのリーデイングエツジが到来するごとにそ
のカウント値を１ずつ減少させていく。
すなわち、第３図に示したプログラマブル分周
回路も第１図に示した従来のプログラマブル分周
回路と同様の機能を有していることになる。
回路も第１図に示した従来のプログラマブル分周
回路と同様の機能を有していることになる。
さて、第１図の４ビツトプログラマブル分周回
路と第３図の４ビツトプログラマブル分周回路の
ゲート数を比較してみると、従来の分周回路では
35個のNANDゲートによつて構成されていたも
のが、本発明の分周回路では27個のNANDゲー
トと１個のインバータによつて構成出来ることが
わかる。また従来回路に対するゲート数の減少の
割合はカウンタのビツト数が多くなる程大きくな
る。
路と第３図の４ビツトプログラマブル分周回路の
ゲート数を比較してみると、従来の分周回路では
35個のNANDゲートによつて構成されていたも
のが、本発明の分周回路では27個のNANDゲー
トと１個のインバータによつて構成出来ることが
わかる。また従来回路に対するゲート数の減少の
割合はカウンタのビツト数が多くなる程大きくな
る。
ところで、第３図に示したプログラマブル分周
回路I2Lトランジスタを用いて構成すると、第５
図のようになり、第２図に示した従来の分周回路
が45個のI2Lトランジスタを必要としたのに対し、
第５図の分周回路では31個のI2Lトランジスタで
構成することが出来、素子数を大幅に削減するこ
とが出来る。
回路I2Lトランジスタを用いて構成すると、第５
図のようになり、第２図に示した従来の分周回路
が45個のI2Lトランジスタを必要としたのに対し、
第５図の分周回路では31個のI2Lトランジスタで
構成することが出来、素子数を大幅に削減するこ
とが出来る。
この様に本発明のプログラマブル分周回路は従
来よりも少ないゲート数あるいは素子数で従来の
プログラマブル分周回路と同じ機能を得ることが
出来るが、その論理構成は必ずしも第３図の構成
に限定される訳ではない。
来よりも少ないゲート数あるいは素子数で従来の
プログラマブル分周回路と同じ機能を得ることが
出来るが、その論理構成は必ずしも第３図の構成
に限定される訳ではない。
例えば、あらかじめ微分パルス状のクロツクパ
ルスが得られるならば初段（LSB）の単位ステ
ージ１００は単位ステージ２００あるいは単位ス
テージ３００と同一構成とすることも出来るし、
伝播パルスの伝達遅延を十分考慮して設計すれ
ば、第６図に示す様に各単位ステージ内の構成を
もつと簡単にすることも可能である。第６図では
単位ステージ２００，３００，４００の構成は第
３図の単位ステージ４００の構成と同一になつて
いる。
ルスが得られるならば初段（LSB）の単位ステ
ージ１００は単位ステージ２００あるいは単位ス
テージ３００と同一構成とすることも出来るし、
伝播パルスの伝達遅延を十分考慮して設計すれ
ば、第６図に示す様に各単位ステージ内の構成を
もつと簡単にすることも可能である。第６図では
単位ステージ２００，３００，４００の構成は第
３図の単位ステージ４００の構成と同一になつて
いる。
ところで、第３図および第６図に示した本発明
の実施例では、いずれもNANDゲートを用いて
各単位ステージを構成し、これらの単位ステージ
によつてダウンカウンタを構成しているが、
NANDゲートの代わりに他の一致ゲートを用い
ても良いし、各単位ステージの出力状態を決定す
る双安定回路（例えば単位ステージ２００におい
てはNANDゲート２３とNANDゲート２４によ
つてこの双安定回路が構成されている）は一致ゲ
ートの組み合わせによらなくとも、例えば
CMOSカウンタ回路において多用されるクロツ
クド・インバータによつて構成しても良く、さら
に単位ステージを組み合わせて構成するカウンタ
はアツプカウンタであつても良い。
の実施例では、いずれもNANDゲートを用いて
各単位ステージを構成し、これらの単位ステージ
によつてダウンカウンタを構成しているが、
NANDゲートの代わりに他の一致ゲートを用い
ても良いし、各単位ステージの出力状態を決定す
る双安定回路（例えば単位ステージ２００におい
てはNANDゲート２３とNANDゲート２４によ
つてこの双安定回路が構成されている）は一致ゲ
ートの組み合わせによらなくとも、例えば
CMOSカウンタ回路において多用されるクロツ
クド・インバータによつて構成しても良く、さら
に単位ステージを組み合わせて構成するカウンタ
はアツプカウンタであつても良い。
なお、第３図の実施例においては、カウンタが
ダウンカウンタ形式になつているので、カウンタ
の最終カウント値を検出するNANDゲート５０
はカウンタの最小カウント値の〔0000〕を検出
し、また、NANDゲート５１，５２，１７，２
６，３６，４６によつて構成された選択プリセツ
ト回路は、NANDゲート５０によつて構成され
る検出ゲートが出力信号を発生したのちに、各単
位ステージを構成する双安定回路にセツト信号を
供給する様に構成されているが、カウンタをアツ
プカウンタ形式にする場合には、前記検出ゲート
を構成するNANDゲート５０はカウンタの最大
カウント値を検出し、前記選択プリセツト回路は
リセツト信号を供給する様に構成すれば良い。
ダウンカウンタ形式になつているので、カウンタ
の最終カウント値を検出するNANDゲート５０
はカウンタの最小カウント値の〔0000〕を検出
し、また、NANDゲート５１，５２，１７，２
６，３６，４６によつて構成された選択プリセツ
ト回路は、NANDゲート５０によつて構成され
る検出ゲートが出力信号を発生したのちに、各単
位ステージを構成する双安定回路にセツト信号を
供給する様に構成されているが、カウンタをアツ
プカウンタ形式にする場合には、前記検出ゲート
を構成するNANDゲート５０はカウンタの最大
カウント値を検出し、前記選択プリセツト回路は
リセツト信号を供給する様に構成すれば良い。
以上、本発明のプログラマブル分周回路は、セ
ツト端子とリセツト端子を備えた双安定回路と、
前記双安定回路の出力状態に応じて前段からのト
リガ信号を前記セツト端子および前記リセツト端
子に供給する第１および第２の一致ゲートとによ
つて単位ステージを構成し、前記第１の一致ゲー
トあるいは前記第２の一致ゲートの出力を次段の
単位ステージにトリガ信号として供給するように
各単位ステージを直列接続してカウンタを構成
し、前記カウンタの最大カウント値もしくは最小
カウント値を検出する検出手段と、前記検出手段
が出力信号を発生したのちにあらかじめプログラ
ムされた単位ステージを構成する双安定回路にの
みリセツト信号もしくはセツト信号を供給する選
択プリセツト手段を備えたことを特徴とするもの
であり、第３図に示した実施例について説明する
と、単位ステージ２００において双安定回路を構
成するNANDゲート２３とNANDゲート２４の
それぞれの第１の入力端子２３ａと第１の入力端
子２４ａが前記セツト端子と前記リセツト端子を
構成し、NANDゲート２１とNANDゲート２２
が前記第１の一致ゲートと前記第２の一致ゲート
を構成し、NANDゲート５０が前記検出手段を
構成している。
ツト端子とリセツト端子を備えた双安定回路と、
前記双安定回路の出力状態に応じて前段からのト
リガ信号を前記セツト端子および前記リセツト端
子に供給する第１および第２の一致ゲートとによ
つて単位ステージを構成し、前記第１の一致ゲー
トあるいは前記第２の一致ゲートの出力を次段の
単位ステージにトリガ信号として供給するように
各単位ステージを直列接続してカウンタを構成
し、前記カウンタの最大カウント値もしくは最小
カウント値を検出する検出手段と、前記検出手段
が出力信号を発生したのちにあらかじめプログラ
ムされた単位ステージを構成する双安定回路にの
みリセツト信号もしくはセツト信号を供給する選
択プリセツト手段を備えたことを特徴とするもの
であり、第３図に示した実施例について説明する
と、単位ステージ２００において双安定回路を構
成するNANDゲート２３とNANDゲート２４の
それぞれの第１の入力端子２３ａと第１の入力端
子２４ａが前記セツト端子と前記リセツト端子を
構成し、NANDゲート２１とNANDゲート２２
が前記第１の一致ゲートと前記第２の一致ゲート
を構成し、NANDゲート５０が前記検出手段を
構成している。
すなわち、本発明のプログラマブル分周回路で
は、双安定回路と、トリガパルスを前記双安定回
路に分配するための第１および第２の一致ゲート
によつて単位ステージを構成し、前記単位ステー
ジが直列接続されて構成されたカウンタの最終カ
ウントの後にあらかじめプログラムされた単位ス
テージを構成する双安定回路にのみセツト信号も
しくはリセツト信号を供給する選択プリセツト手
段を備えているので、従来に比べて少ないゲート
数あるいは素子数で従来と同じ機能が得られ、大
なる効果を奏する。
は、双安定回路と、トリガパルスを前記双安定回
路に分配するための第１および第２の一致ゲート
によつて単位ステージを構成し、前記単位ステー
ジが直列接続されて構成されたカウンタの最終カ
ウントの後にあらかじめプログラムされた単位ス
テージを構成する双安定回路にのみセツト信号も
しくはリセツト信号を供給する選択プリセツト手
段を備えているので、従来に比べて少ないゲート
数あるいは素子数で従来と同じ機能が得られ、大
なる効果を奏する。
第１図は従来のプログラマブル分周回路の一例
を示す論理構成図、第２図は第１図の論理構成を
I2Lトランジスタによつて実現した回路結線図、
第３図は本発明の一実施例におけるプログラマブ
ル分周回路の論理構成図、第４図は第３図の各部
の信号波形図、第５図は本発明に係る第３図の論
理構成をI2Lトランジスタによつて実現した回路
結線図、第６図は本発明の別の実施例を示す論理
構成図である。 １１，２１，３１，４１……第１の一致ゲー
ト、１２，２２，３２，４２……第２の一致ゲー
ト、１３，１４，２３，２４，３３，３４，４
３，４４……双安定回路、２３ａ……セツト端
子、２４ａ……リセツト端子、１７，２６，３
６，４６，５１，５２……選択プリセツト回路、
５０……検出ゲート。
を示す論理構成図、第２図は第１図の論理構成を
I2Lトランジスタによつて実現した回路結線図、
第３図は本発明の一実施例におけるプログラマブ
ル分周回路の論理構成図、第４図は第３図の各部
の信号波形図、第５図は本発明に係る第３図の論
理構成をI2Lトランジスタによつて実現した回路
結線図、第６図は本発明の別の実施例を示す論理
構成図である。 １１，２１，３１，４１……第１の一致ゲー
ト、１２，２２，３２，４２……第２の一致ゲー
ト、１３，１４，２３，２４，３３，３４，４
３，４４……双安定回路、２３ａ……セツト端
子、２４ａ……リセツト端子、１７，２６，３
６，４６，５１，５２……選択プリセツト回路、
５０……検出ゲート。
Claims (1)
- １ セツト端子とリセツト端子を備えた双安定回
路と前記双安定回路の出力状態に応じて前段から
のトリガ信号を前記セツト端子および前記リセツ
ト端子に供給する第１および第２の一致ゲートに
よつて構成された単位ステージと、前記第１の一
致ゲートあるいは前記第２の一致ゲートの出力を
次段の単位ステージにトリガ信号として供給する
ゲート手段と、前記ゲート手段によつて結合され
た複数の単位ステージによつて構成されたカウン
タの最大カウント値もしくは最小カウント値を検
出する検出手段と、前記検出手段が出力信号を発
生したのちにあらかじめプログラムされた単位ス
テージを構成する双安定回路にのみリセツト信号
もしくはセツト信号を供給する選択プリセツト手
段を備えたプログラマブル分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054527A JPS58171129A (ja) | 1982-03-31 | 1982-03-31 | プログラマブル分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054527A JPS58171129A (ja) | 1982-03-31 | 1982-03-31 | プログラマブル分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171129A JPS58171129A (ja) | 1983-10-07 |
| JPH0161266B2 true JPH0161266B2 (ja) | 1989-12-27 |
Family
ID=12973126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054527A Granted JPS58171129A (ja) | 1982-03-31 | 1982-03-31 | プログラマブル分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171129A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568924A (en) * | 1979-07-04 | 1981-01-29 | Seiko Epson Corp | Synchronous type universal counter |
| JPS56126327A (en) * | 1980-03-10 | 1981-10-03 | Nec Corp | Counting circuit |
-
1982
- 1982-03-31 JP JP57054527A patent/JPS58171129A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58171129A (ja) | 1983-10-07 |
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