JPH0164744U - - Google Patents
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- Publication number
- JPH0164744U JPH0164744U JP1987160917U JP16091787U JPH0164744U JP H0164744 U JPH0164744 U JP H0164744U JP 1987160917 U JP1987160917 U JP 1987160917U JP 16091787 U JP16091787 U JP 16091787U JP H0164744 U JPH0164744 U JP H0164744U
- Authority
- JP
- Japan
- Prior art keywords
- signals
- inputs
- address
- outputs
- circuit
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Description
第１図はこの考案の一実施例によるプログラム
制御装置を示す構成図、第２図はそのコマンド要
求手順を示すフローチヤート、第３図は従来のプ
ログラム制御装置を示す構成図である。 図において、１はコマンド信号入力、２はコマ
ンド受信回路、３は割り込み信号、４はコマンド
デコード信号、５はデータバス、６はＨＯＬＤ信
号、７はマイクロプロセツサ、８はセレクト信号
、９はセレクト回路、１０はＲＯＭイネーブル信
号、１１はＲＯＭ、１２はＲＡＭイネーブル信号
、１３は第１のＲＡＭ、１４はアドレスカウンタ
イネーブル信号、１５はアドレスカウンタ、１６
はアドレスバス、１７はプログラム書き込み信号
、１８は第２のＲＡＭ、１９は制御回路である。
なお、図中、同一符号は同一、又は相当部分を示
す。
制御装置を示す構成図、第２図はそのコマンド要
求手順を示すフローチヤート、第３図は従来のプ
ログラム制御装置を示す構成図である。 図において、１はコマンド信号入力、２はコマ
ンド受信回路、３は割り込み信号、４はコマンド
デコード信号、５はデータバス、６はＨＯＬＤ信
号、７はマイクロプロセツサ、８はセレクト信号
、９はセレクト回路、１０はＲＯＭイネーブル信
号、１１はＲＯＭ、１２はＲＡＭイネーブル信号
、１３は第１のＲＡＭ、１４はアドレスカウンタ
イネーブル信号、１５はアドレスカウンタ、１６
はアドレスバス、１７はプログラム書き込み信号
、１８は第２のＲＡＭ、１９は制御回路である。
なお、図中、同一符号は同一、又は相当部分を示
す。
Claims (1)
- 外部からコマンド信号を入力して割り込み信号
を出力し、コマンド信号を複数個のデータ信号と
して並列信号で出力するコマンド受信回路と、上
記コマンド受信回路から出力した複数個のデータ
信号を並列信号として入力しその複数個のデータ
信号を並列信号として伝送するデータバスと、上
記コマンド受信回路から出力した割り込み信号を
入力し、上記データバスから複数個のデータ信号
を入力しホールド信号を出力しセレクト信号を出
力しアドレスカウントイネーブル信号を出力する
コマンドデコード回路と、上記コマンド受信回路
から出力した割り込み信号を入力し上記コマンド
デコード回路からホールド信号を入力し、上記デ
ータバスから複数のデータ信号を入出力し複数個
あるアドレス信号を並列信号として出力するマイ
クロプロセツサと、上記マイクロプロセツサから
出力した複数個のアドレス信号を並列信号として
入力しその複数個のアドレス信号を並列信号とし
て伝送するアドレスバスと、上記コマンドデコー
ド回路から出力したアドレスカウントイネーブル
信号を入力し複数個のアドレス信号を並列信号と
して上記アドレスバスに出力しプログラム書き込
み信号を出力するアドレスカウンタと、上記コマ
ンドデコード回路から出力したセレクト信号を入
力しＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ
）イネーブル信号を出力しＲＡＭ（Ｒａｎｄａｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）イネーブル信号
を出力するセレクト回路と、上記セレクト回路か
ら出力したＲＯＭイネーブル信号を入力し上記ア
ドレスバスから複数個のアドレス信号を入力し複
数個のデータ信号を上記データバスに出力したＲ
ＯＭと、上記セレクト回路から出力したＲＡＭイ
ネーブル信号を入力し上記アドレスカウンタから
出力したプログラム書き込み信号を入力し上記ア
ドレスバスから複数個のアドレス信号を入力し複
数個のデータ信号を上記データバスに入出力した
第１のＲＡＭと、上記アドレスバスから複数個の
アドレス信号を入力し複数個のデータ信号を上記
データバスに入力した第２のＲＡＭと、上記デー
タバスから複数個のデータ信号を入力する制御回
路を備えたプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987160917U JPH0164744U (ja) | 1987-10-21 | 1987-10-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987160917U JPH0164744U (ja) | 1987-10-21 | 1987-10-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0164744U true JPH0164744U (ja) | 1989-04-25 |
Family
ID=31443404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987160917U Pending JPH0164744U (ja) | 1987-10-21 | 1987-10-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0164744U (ja) |
-
1987
- 1987-10-21 JP JP1987160917U patent/JPH0164744U/ja active Pending
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