JPH01761A - semiconductor equipment - Google Patents
semiconductor equipmentInfo
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- JPH01761A JPH01761A JP62-155693A JP15569387A JPH01761A JP H01761 A JPH01761 A JP H01761A JP 15569387 A JP15569387 A JP 15569387A JP H01761 A JPH01761 A JP H01761A
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- semiconductor device
- sidewall
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にゲート電極が絶縁膜サイドウ
オールを訂し、ソース、ドレイ/及び、ゲート電極上に
メタルシリサイドを有する半導体装置(以下サリサイド
構造の半導体装置と略記する)に関する。Detailed Description of the Invention [Industrial Application Field] The present invention relates to a semiconductor device, particularly a semiconductor device (hereinafter referred to as a semiconductor device) in which a gate electrode has an insulating film sidewall and metal silicide is formed on the source, drain, and gate electrodes. (abbreviated as a salicide structure semiconductor device).
従来の半導体装置、特にサリサイド構造のMO8型半導
体装置の構造の一例を第3図に示す。FIG. 3 shows an example of the structure of a conventional semiconductor device, particularly an MO8 type semiconductor device with a salicide structure.
同図において、301はP型半導体基板、302は素子
分1酸化膜、303はゲート酸化膜、304はゲート?
1!極、305は低濃度N型不純物拡散届、306は酸
化膜(Sins)あるいは窒化膜(S is N+ )
サイドウオール、307はソース、ドレイン拡散層、3
08はメタルシリサイ・ドである。In the figure, 301 is a P-type semiconductor substrate, 302 is an oxide film for each element, 303 is a gate oxide film, and 304 is a gate?
1! 305 is a low concentration N type impurity diffusion layer, 306 is an oxide film (Sins) or a nitride film (S is N+)
Sidewall, 307, source and drain diffusion layer, 3
08 is metal silicide.
また、上記半導体装置の製造方法の一例を第4図(a)
、(b)に示す。An example of the method for manufacturing the semiconductor device is shown in FIG. 4(a).
, shown in (b).
工程(1)・・・第4図(a)
P型半導体基板上401上に周知の技術により素子分離
用酸化112402、ゲート酸化膜403、ゲート電極
404、低濃度N型不純物拡散層405、酸化膜あるい
は窒化膜サイドウオール406イオン注入透過[410
、ソース・ドレイン拡散層407を形成する。Step (1)...FIG. 4(a) On a P-type semiconductor substrate 401, an oxide 112402 for element isolation, a gate oxide film 403, a gate electrode 404, a low concentration N-type impurity diffusion layer 405, and an oxide are formed on a P-type semiconductor substrate 401 using a well-known technique. membrane or nitride film sidewall 406 ion implantation permeation [410
, a source/drain diffusion layer 407 is formed.
工程(2)・・・第4図(b)
耐記イオ/注入透過膜410を除去した後、全面にメタ
ルを形成し、熱アニールを行うと、前記ゲート電極40
4及びソース・ドレイン拡散層407上のみにメタルシ
リサイド408が形成されるその後に、選択エッチを行
い未反応メタルを除去する。Step (2)...FIG. 4(b) After removing the memory-resistant ion/implantation/transmission film 410, metal is formed on the entire surface and thermal annealing is performed to form the gate electrode 40.
After metal silicide 408 is formed only on 4 and source/drain diffusion layers 407, selective etching is performed to remove unreacted metal.
しかし、前述の従来技術においては、 酸化膜(SiO
り、窒化膜(S is N a )にかかわらず、サイ
ドウオールはSiを含む。これが前記製造方法工程(2
)における熱アニール時にメタルと反応しメタルラリサ
イドを形成し第5図に示したようにゲート電極504と
、ソース・ドレイン拡散層507がメタルシリサイド5
08を介して接続してしまうという問題があった。However, in the above-mentioned conventional technology, an oxide film (SiO
Regardless of the nitride film (S is N a ), the sidewall contains Si. This is the manufacturing method step (2)
) reacts with the metal to form metal silicide during thermal annealing, and as shown in FIG.
There was a problem that the connection was made via 08.
そこで本発明はこのような問題点を解決するもので、そ
の目的とすることは、サイドウオールとメタルの反応を
防ぎ、ソース・ドレインとゲート電極のショートのない
サリサイド構造の半導体装置の構造を提供することにあ
る。The present invention is intended to solve these problems, and its purpose is to provide a salicide semiconductor device structure that prevents reactions between sidewalls and metal and prevents short-circuits between source/drain and gate electrodes. It's about doing.
本発明の半導体装置は、ゲート電極が絶縁膜サイドウオ
ールを仔するサリサイド構造の半導体装置において、前
記絶縁膜サイドウオールがStを含何しないことを特徴
とする。The semiconductor device of the present invention is a semiconductor device having a salicide structure in which a gate electrode includes an insulating film sidewall, and is characterized in that the insulating film sidewall does not contain St.
以下第1図により本発明の半導体装置の構造を説明、す
る。The structure of the semiconductor device of the present invention will be explained below with reference to FIG.
同図において101はP型半導体基板、102は素子分
離用酸化膜、103はゲート酸化膜、104はゲート電
極、105は低濃度N型不純物拡散層、106はAlt
osサイドウオール、107はソース・ドレイン拡散層
、108はメタルシリサイドである。In the figure, 101 is a P-type semiconductor substrate, 102 is an oxide film for element isolation, 103 is a gate oxide film, 104 is a gate electrode, 105 is a low concentration N-type impurity diffusion layer, and 106 is an Alt
os sidewall, 107 is a source/drain diffusion layer, and 108 is a metal silicide.
また上記半導体装置の製造方法の一例を第2図(a)〜
(e)に示す。An example of the method for manufacturing the semiconductor device is shown in FIGS. 2(a) to 2(a).
Shown in (e).
工程(1)・・・第2図(a)
P型半導体基板上201上に周知の技術により素子分m
用酸化膜202、ゲート酸化膜203、ゲート電極20
4、低濃度N型不純物拡散層205を形成する。Step (1)...FIG. 2(a) Elements m are formed on the P-type semiconductor substrate 201 by a well-known technique.
oxide film 202, gate oxide film 203, gate electrode 20
4. Form a low concentration N-type impurity diffusion layer 205.
工程(2・・・第2図(b)
化学的気相成長法によりAi O,!209を3000
〜6000人形成する。Step (2...Figure 2(b)) 3000 ml of AiO,!209 is grown by chemical vapor deposition method.
~6000 people will be formed.
工程(3)・・・第2図(e)
リアクティブイオンで全面をエツチングすることにより
A l ! OSサイドウオール206を形成する。Step (3)...Figure 2(e) By etching the entire surface with reactive ions, Al! An OS sidewall 206 is formed.
工程(4)・・・第2図(d)
前記P型半導体基板201上の一部及びゲートffl[
204上にイオン注入透過1a210を900℃〜10
00℃の熱酸化法で50〜200人形成する。Step (4)...FIG. 2(d) Part of the P-type semiconductor substrate 201 and the gate ffl[
Ion implantation transmission 1a210 on 204 at 900℃~10
Form 50 to 200 people using thermal oxidation method at 00℃.
N型高濃度不純物をイオン注入し、900℃〜950°
Cの熱処理によりソース・ドレイン拡散層207を形成
する。N-type high concentration impurity ion implantation, 900°C to 950°
A source/drain diffusion layer 207 is formed by C heat treatment.
工程5)・・・第2図(e)
前記イオン注入透過膜210をHFで除去した後、T
s 1CO1W等のメタルを200〜1000人スパッ
タ法により形成し、ハロゲンランプにより600°C〜
800°Cでアニールすることで前記ゲー)ffi極電
極4上及びソース・ドレイン拡散層207上にのみメタ
ルシリサンド208を形成する。尚未反応メタルは、ア
ンモニア、過酸化水景、水の混合液で容易に除去される
。Step 5)...FIG. 2(e) After removing the ion implantation permeable film 210 with HF, T
s 1CO1W or other metal is formed by sputtering with 200 to 1000 people, and heated to 600°C or more using a halogen lamp.
By annealing at 800° C., a metal silicide 208 is formed only on the gate electrode 4 and the source/drain diffusion layer 207. Unreacted metals can be easily removed with a mixture of ammonia, peroxide, and water.
尚、本実施例としては、Siを含有しない絶縁膜サイド
ウオールとしてA1.O,を用いたが、他にAlNCu
O,Cu* O等の膜を用いることも可能である。In this example, A1. O, was used, but in addition, AlNCu
It is also possible to use a film of O, Cu*O, or the like.
以上述べたように発明によれば、サイドウオールがSi
を含有しないため、メタルシリサイド形成時、サイドウ
オール中の、Siとメタルが反応し、サイドウオール上
にメタルシリサンドを形成する可能性がなくなる。これ
により、ゲート電極とソース・ドレイン拡散層が十分分
離された優れたサイサイド構造の半導体装置を提供する
ことができるという効果が有する。As described above, according to the invention, the sidewall is made of Si.
Since it does not contain metal silicide, there is no possibility that metal reacts with Si in the sidewall to form metal silicide on the sidewall when metal silicide is formed. This has the effect that it is possible to provide a semiconductor device with an excellent side-side structure in which the gate electrode and the source/drain diffusion layer are sufficiently separated.
【図面の簡単な説明】
第1図は本発明の半導体装置の構造を表わす断面図、第
2図(a)〜(e)は本発明の半導体装置の製造工程を
表わす断面図、第3図は従来の半導体装置のtユ遣を表
わす断面図、第4図(a)、(b)は従来の半導体装置
の製造方法工程を表わす断面図。第5図は従来の半導体
装Mの問題点を示す断面図。
101.201.301.401.501・・・P型半
導体基板
102.202.302.402.502・・・素子分
離用酸化膜
103.203.303.403.503’ ・・・
ゲート酸化膜
104.204.304.404.504 ・・・ゲ
ート酸化膜
105.205.305.405.505・・・N型低
濃度不純物拡散層
106.206・AI、Os サイドウオール306.
406.50B・・・酸化膜(Sin、)あるいは、窒
化1a (S i s N −)サイドウオール107
.207.307.407.507 ・・・ソース自
ドレイン
108.208.308.408.50g・・・メタル
シリサイド
20.9 ・A I 、、O、膜
210.410・・・イオン注入透過膜以 上
出願人 セイフーエプンン株式会社
代理人 弁理士 最 上 務 他1名゛−−\”ノ
11 回
(b)
(C)
’i−z*
<e)
12鶏
1 リ[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a cross-sectional view showing the structure of the semiconductor device of the present invention, FIGS. 2(a) to (e) are cross-sectional views showing the manufacturing process of the semiconductor device of the present invention, and FIG. 4(a) and 4(b) are cross-sectional views showing steps of a conventional semiconductor device manufacturing method; FIG. FIG. 5 is a cross-sectional view showing problems with a conventional semiconductor device M. 101.201.301.401.501...P-type semiconductor substrate 102.202.302.402.502...Oxide film for element isolation 103.203.303.403.503'...
Gate oxide film 104.204.304.404.504... Gate oxide film 105.205.305.405.505... N-type low concentration impurity diffusion layer 106.206, AI, Os sidewall 306.
406.50B...Oxide film (Sin) or nitride 1a (S i s N -) sidewall 107
.. 207.307.407.507 ... Source self-drain 108.208.308.408.50g ... Metal silicide 20.9 ・A I,, O, film 210.410 ... Ion implantation permeable film or more Applicant Seifu Epunun Co., Ltd. Agent Patent Attorney Tsutomu Mogami and 1 other person
Claims (1)
ス、ドレイン及びゲート電極上にメタルシリサイドを有
する半導体装置において、前記絶縁膜サイドウオールが
Siを含有しないことを特徴とする半導体装置。1) A semiconductor device in which a gate electrode has an insulating film sidewall and metal silicide is formed on the source, drain, and gate electrodes, wherein the insulating film sidewall does not contain Si.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15569387A JPS64761A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15569387A JPS64761A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01761A true JPH01761A (en) | 1989-01-05 |
| JPS64761A JPS64761A (en) | 1989-01-05 |
Family
ID=15611476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15569387A Pending JPS64761A (en) | 1987-06-23 | 1987-06-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS64761A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834313B2 (en) * | 1989-10-09 | 1996-03-29 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| DE69224730T2 (en) * | 1991-12-31 | 1998-07-30 | Sgs Thomson Microelectronics | Sidewall spacing structure for field effect transistor |
| US6724051B1 (en) * | 2000-10-05 | 2004-04-20 | Advanced Micro Devices, Inc. | Nickel silicide process using non-reactive spacer |
| JP4517634B2 (en) | 2003-11-26 | 2010-08-04 | いすゞ自動車株式会社 | Fluid coupling |
-
1987
- 1987-06-23 JP JP15569387A patent/JPS64761A/en active Pending
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